JPH06338187A - Ｄｒａｍを用いたメモリ装置 - Google Patents
Ｄｒａｍを用いたメモリ装置Info
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- JPH06338187A JPH06338187A JP5151465A JP15146593A JPH06338187A JP H06338187 A JPH06338187 A JP H06338187A JP 5151465 A JP5151465 A JP 5151465A JP 15146593 A JP15146593 A JP 15146593A JP H06338187 A JPH06338187 A JP H06338187A
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Abstract
(57)【要約】
【目的】 セルフリフレッシュモードを有しないＤＲＡ
Ｍを採用したメモリ装置であって、コンピュータからリ
フレッシュ信号が入力されなくとも記憶内容を保持し続
けることを目的とする。 【構成】 基板２２の表裏に２０個のＤＲＡＭ２４がハ
ンダ付けされる。基板２２の底部に設けれる接続部２６
は、コンピュータのメモリ拡張スロットに挿入されたと
き、コンピュータと基板２２とを電気的に導通させる。
ゲートアレイ２８は、コンピュータからＲＡＳｍおよび
ＣＡＳｎが５００ｎｓｅｃ以内の間隔で入力されている
場合には、そのままのＲＡＳｍおよびＣＡＳｎをＤＲＡ
Ｍ２４へ出力する。一方、そのＲＡＳｍおよびＣＡＳｎ
が共にローレベルに落ちて５００ｎｓｅｃが経過したと
きには、自ら作成したＲＦＲＳ信号を５分割、ＲＦＣＳ
信号を４分割してＤＲＡＭ２４へ出力する。
Ｍを採用したメモリ装置であって、コンピュータからリ
フレッシュ信号が入力されなくとも記憶内容を保持し続
けることを目的とする。 【構成】 基板２２の表裏に２０個のＤＲＡＭ２４がハ
ンダ付けされる。基板２２の底部に設けれる接続部２６
は、コンピュータのメモリ拡張スロットに挿入されたと
き、コンピュータと基板２２とを電気的に導通させる。
ゲートアレイ２８は、コンピュータからＲＡＳｍおよび
ＣＡＳｎが５００ｎｓｅｃ以内の間隔で入力されている
場合には、そのままのＲＡＳｍおよびＣＡＳｎをＤＲＡ
Ｍ２４へ出力する。一方、そのＲＡＳｍおよびＣＡＳｎ
が共にローレベルに落ちて５００ｎｓｅｃが経過したと
きには、自ら作成したＲＦＲＳ信号を５分割、ＲＦＣＳ
信号を４分割してＤＲＡＭ２４へ出力する。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータのメモリ
拡張用のスロットに装着されるメモリ装置に関し、特に
所定内の時間間隔で記憶内容のリフレッシュが必要なＤ
ＲＡＭ（ダイナミックランダムアクセスメモリ）を用い
て構成されたメモリ装置に関する。
拡張用のスロットに装着されるメモリ装置に関し、特に
所定内の時間間隔で記憶内容のリフレッシュが必要なＤ
ＲＡＭ（ダイナミックランダムアクセスメモリ）を用い
て構成されたメモリ装置に関する。
【０００２】
【従来技術】従来、コンピュータの主記憶装置用の素子
としては、内部構造が簡単で容易に大容量化できるＤＲ
ＡＭが多用されている。また、一般的なコンピュータ
は、その主記憶装置として必要不可欠な容量のＤＲＡＭ
だけを搭載して価格を抑さえており、更に大きな容量の
主記憶が必要なユーザは、メモリ拡張用スロットに別途
購入したＤＲＡＭを用いたメモリ装置を装着することで
安価かつ簡単にメモリ領域の拡張を行なうことができる
ように配慮されている。
としては、内部構造が簡単で容易に大容量化できるＤＲ
ＡＭが多用されている。また、一般的なコンピュータ
は、その主記憶装置として必要不可欠な容量のＤＲＡＭ
だけを搭載して価格を抑さえており、更に大きな容量の
主記憶が必要なユーザは、メモリ拡張用スロットに別途
購入したＤＲＡＭを用いたメモリ装置を装着することで
安価かつ簡単にメモリ領域の拡張を行なうことができる
ように配慮されている。
【０００３】この様にコンピュータの主記憶として利用
されるＤＲＡＭは、コンデンサの蓄積電荷によって情報
記憶を行なう構成であるため、所定時間間隔でその記憶
内容を再書込みする、いわゆるリフレッシュ処理が必要
である。しかし、このリフレッシュ処理をコンピュータ
に実行させようとすると、そのコンピュータの負荷が大
きくなり、コンピュータ本来の情報処理速度が低下して
しまう。そこで、ＤＲＡＭ自らがリフレッシュを行なう
いわゆるセルフリフレッシュモードを備えるタイプのＤ
ＲＡＭが提供されている。このセルフリフレッシュモー
ドを備えたＤＲＡＭは、コンピュータ側からＤＲＡＭへ
リフレッシュ用の指示信号あるいはリフレッシュ用のア
ドレス信号（以下、リフレッシュ用の信号と総称する）
を出力する処理が不要となり、あたかもメモリ装置がＳ
ＲＡＭ（スタティックランダムアクセスメモリ）により
構成されているかのように動作する。従って、ＤＲＡＭ
をドライブする側の負荷を軽減することができる。
されるＤＲＡＭは、コンデンサの蓄積電荷によって情報
記憶を行なう構成であるため、所定時間間隔でその記憶
内容を再書込みする、いわゆるリフレッシュ処理が必要
である。しかし、このリフレッシュ処理をコンピュータ
に実行させようとすると、そのコンピュータの負荷が大
きくなり、コンピュータ本来の情報処理速度が低下して
しまう。そこで、ＤＲＡＭ自らがリフレッシュを行なう
いわゆるセルフリフレッシュモードを備えるタイプのＤ
ＲＡＭが提供されている。このセルフリフレッシュモー
ドを備えたＤＲＡＭは、コンピュータ側からＤＲＡＭへ
リフレッシュ用の指示信号あるいはリフレッシュ用のア
ドレス信号（以下、リフレッシュ用の信号と総称する）
を出力する処理が不要となり、あたかもメモリ装置がＳ
ＲＡＭ（スタティックランダムアクセスメモリ）により
構成されているかのように動作する。従って、ＤＲＡＭ
をドライブする側の負荷を軽減することができる。
【０００４】こうしたセルフリフレッシュモードを備え
るＤＲＡＭは、内部でリフレッシュを行なうための回路
を備えるが、この回路構成が複雑であり、限られた半導
体チップ面積のうち相当の面積を占有するために、比較
的記憶容量の小さなＤＲＡＭにのみ採用されているに過
ぎない。従って、セルフリフレッシュモードを備えてい
ないＤＲＡＭを用いたＤＲＡＭメモリ装置が拡張スロッ
トに装着される場合を想定し、コンピュータからは、リ
フレッシュ用を指示する信号が出力されるように設計さ
れているのが普通である。
るＤＲＡＭは、内部でリフレッシュを行なうための回路
を備えるが、この回路構成が複雑であり、限られた半導
体チップ面積のうち相当の面積を占有するために、比較
的記憶容量の小さなＤＲＡＭにのみ採用されているに過
ぎない。従って、セルフリフレッシュモードを備えてい
ないＤＲＡＭを用いたＤＲＡＭメモリ装置が拡張スロッ
トに装着される場合を想定し、コンピュータからは、リ
フレッシュ用を指示する信号が出力されるように設計さ
れているのが普通である。
【０００５】
【発明が解決しようとする課題】しかし、上記従来のＤ
ＲＡＭを用いたメモリ装置では、大容量のメモリ空間が
制御可能で、かつ、携帯用のコンピュータ等のように消
費電力を極力抑さえたコンピュータに用いるに際して、
次のような課題が未解決であった。
ＲＡＭを用いたメモリ装置では、大容量のメモリ空間が
制御可能で、かつ、携帯用のコンピュータ等のように消
費電力を極力抑さえたコンピュータに用いるに際して、
次のような課題が未解決であった。
【０００６】大容量のメモリ空間を許容するコンピュー
タにあっては、記憶容量の大きいＤＲＡＭを採用したメ
モリ装置を拡張スロットに装着し、拡張スロットを有効
利用する使用形態が望まれる。しかし、この様な大容量
のＤＲＡＭは、チップ面積のほぼ総てを記憶エリアとし
て使用するため、セルフリフレッシュ用の信号を作りだ
す複雑な回路を搭載することが不可能となることがあ
る。
タにあっては、記憶容量の大きいＤＲＡＭを採用したメ
モリ装置を拡張スロットに装着し、拡張スロットを有効
利用する使用形態が望まれる。しかし、この様な大容量
のＤＲＡＭは、チップ面積のほぼ総てを記憶エリアとし
て使用するため、セルフリフレッシュ用の信号を作りだ
す複雑な回路を搭載することが不可能となることがあ
る。
【０００７】しかも、携帯用のコンピュータ等にあって
は、消費電力を抑さえるために、コンピュータへの命令
が所定期間なかったときにクロック周波数を低下させた
り、外部への信号出力を中止する、いわゆるスリープモ
ードを採用して無用な電力消費を避ける設計仕様が採用
されている。
は、消費電力を抑さえるために、コンピュータへの命令
が所定期間なかったときにクロック周波数を低下させた
り、外部への信号出力を中止する、いわゆるスリープモ
ードを採用して無用な電力消費を避ける設計仕様が採用
されている。
【０００８】従って、この様なスリープモードを採用し
たコンピュータの拡張スロットを有効利用するために、
セルフリフレッシュモードがない大容量のＤＲＡＭを採
用したメモリ装置を装着した場合、コンピュータがスリ
ープモードとなったときにメモリ装置へのリフレッシュ
用の信号が失われ、その記憶内容をリフレッシュできず
に記憶内容を消失という問題点が指摘されている。
たコンピュータの拡張スロットを有効利用するために、
セルフリフレッシュモードがない大容量のＤＲＡＭを採
用したメモリ装置を装着した場合、コンピュータがスリ
ープモードとなったときにメモリ装置へのリフレッシュ
用の信号が失われ、その記憶内容をリフレッシュできず
に記憶内容を消失という問題点が指摘されている。
【０００９】本発明のメモリ装置は、こうした問題点を
解決し、セルフリフレッシュモードがない大容量のＤＲ
ＡＭを採用したメモリ装置であって、例えコンピュータ
からリフレッシュ用の信号が入力されなくともその記憶
内容を保持し続けることを目的としてなされ、次の構成
を採った。
解決し、セルフリフレッシュモードがない大容量のＤＲ
ＡＭを採用したメモリ装置であって、例えコンピュータ
からリフレッシュ用の信号が入力されなくともその記憶
内容を保持し続けることを目的としてなされ、次の構成
を採った。
【００１０】
【課題を解決するための手段】本発明のメモリ装置は、
所定内の時間間隔で記憶内容のリフレッシュを指示する
信号が特定のタイミングで入力された時に、記憶内容を
リフレッシュするＤＲＡＭを用い、コンピュータのメモ
リ拡張用のスロットに装着されたとき前記コンピュータ
のメモリ空間を拡張するメモリ装置において、前記コン
ピュータから前記信号が所定期間にわたって出力されな
かったとき、リフレッシュ不能信号を出力する監視手段
と、該監視手段からリフレッシュ不能信号が出力された
とき、前記ＤＲＡＭのデータが失われることのない時間
間隔で、前記信号に代わる疑似リフレッシュ信号を出力
する疑似リフレッシュ手段とを備えることを特徴とす
る。
所定内の時間間隔で記憶内容のリフレッシュを指示する
信号が特定のタイミングで入力された時に、記憶内容を
リフレッシュするＤＲＡＭを用い、コンピュータのメモ
リ拡張用のスロットに装着されたとき前記コンピュータ
のメモリ空間を拡張するメモリ装置において、前記コン
ピュータから前記信号が所定期間にわたって出力されな
かったとき、リフレッシュ不能信号を出力する監視手段
と、該監視手段からリフレッシュ不能信号が出力された
とき、前記ＤＲＡＭのデータが失われることのない時間
間隔で、前記信号に代わる疑似リフレッシュ信号を出力
する疑似リフレッシュ手段とを備えることを特徴とす
る。
【００１１】
【作用】以上のように構成された本発明のＤＲＡＭを用
いたメモリ装置では、監視手段が、コンピュータ側から
出力されるリフレッシュを指示する信号を監視し、この
信号が所定期間にわたって出力されなかったときに、リ
フレッシュ不能信号を出力する。疑似リフレッシュ手段
は、このリフレッシュ不能信号を受信したときに、ＤＲ
ＡＭの内容が失われることのない時間間隔で、ＤＲＡＭ
へ疑似リフレッシュ信号を出力する。
いたメモリ装置では、監視手段が、コンピュータ側から
出力されるリフレッシュを指示する信号を監視し、この
信号が所定期間にわたって出力されなかったときに、リ
フレッシュ不能信号を出力する。疑似リフレッシュ手段
は、このリフレッシュ不能信号を受信したときに、ＤＲ
ＡＭの内容が失われることのない時間間隔で、ＤＲＡＭ
へ疑似リフレッシュ信号を出力する。
【００１２】擬似リフレッシュ手段は、ＤＲＡＭがカラ
ムアドレスストローブ信号（いわゆるＣＡＳ）をロウア
ドレスストローブ信号（いわゆるＲＡＳ）より前に出力
するCAS before RASモードでリフレッシュを行なうタイ
プの場合には、これらのＣＡＳおよびＲＡＳ信号に代わ
る信号を、擬似リフレッシュ信号として生成することに
なるし、ＤＲＡＭがＲＡＳとアドレス信号とによりリフ
レッシュを行なうタイプの場合には、これらに代わる信
号を擬似リフレッシュ信号として生成することになる。
なお、疑似リフレッシュ手段の一部として、疑似リフレ
ッシュ信号を出力する時間間隔を変更可能な時間間隔設
定部を備えれば、ＤＲＡＭの記憶内容保持期間のリミッ
トまでリフレッシュ期間を引き伸ばすことができ、メモ
リ装置の消費電力の低減に資することができる。
ムアドレスストローブ信号（いわゆるＣＡＳ）をロウア
ドレスストローブ信号（いわゆるＲＡＳ）より前に出力
するCAS before RASモードでリフレッシュを行なうタイ
プの場合には、これらのＣＡＳおよびＲＡＳ信号に代わ
る信号を、擬似リフレッシュ信号として生成することに
なるし、ＤＲＡＭがＲＡＳとアドレス信号とによりリフ
レッシュを行なうタイプの場合には、これらに代わる信
号を擬似リフレッシュ信号として生成することになる。
なお、疑似リフレッシュ手段の一部として、疑似リフレ
ッシュ信号を出力する時間間隔を変更可能な時間間隔設
定部を備えれば、ＤＲＡＭの記憶内容保持期間のリミッ
トまでリフレッシュ期間を引き伸ばすことができ、メモ
リ装置の消費電力の低減に資することができる。
【００１３】
【実施例】以上説明した本発明の構成、作用を一層明ら
かにするために、以下本発明のメモリ装置の好適な実施
例について説明する。図１ないし図３は、実施例である
メモリ装置２０の説明図であり、図１はその外観概略
図、図２はそのメモリアドレス説明図、図３はそのアド
レス信号説明図である。
かにするために、以下本発明のメモリ装置の好適な実施
例について説明する。図１ないし図３は、実施例である
メモリ装置２０の説明図であり、図１はその外観概略
図、図２はそのメモリアドレス説明図、図３はそのアド
レス信号説明図である。
【００１４】図示するように本実施例のメモリ装置２０
は、１６ＭビットのＤＲＡＭを２０個搭載したもので、
基板２２の表裏に合計２０個のＤＲＡＭ２４が直にハン
ダ付けされている。この基板２２の底部に設けれる接続
部２６は、図示しないコンピュータのメモリ拡張スロッ
トに挿入されたとき、コンピュータの主記憶回路と基板
２２とを電気的に導通させる接続部分であり、多数の接
続ピンが列設される。ゲートアレイ２８は、接続部２６
を介してやり取りされる情報の授受を制御するための制
御回路を構成するもので、後述するごとき論理回路を内
蔵している。
は、１６ＭビットのＤＲＡＭを２０個搭載したもので、
基板２２の表裏に合計２０個のＤＲＡＭ２４が直にハン
ダ付けされている。この基板２２の底部に設けれる接続
部２６は、図示しないコンピュータのメモリ拡張スロッ
トに挿入されたとき、コンピュータの主記憶回路と基板
２２とを電気的に導通させる接続部分であり、多数の接
続ピンが列設される。ゲートアレイ２８は、接続部２６
を介してやり取りされる情報の授受を制御するための制
御回路を構成するもので、後述するごとき論理回路を内
蔵している。
【００１５】本実施例で使用するＤＲＡＭ２４は、ＤＲ
ＡＭパッケージの入出力ピン数を削減するために、時分
割された行アドレスストローブ信号（以下、ＲＡＳとい
う）および列アドレスストローブ信号（以下、ＣＡＳと
いう）に同期してアドレス信号を受け取る通常のタイプ
のものである。また、１６Ｍビットという大きな記憶領
域を所定面積の半導体チップに搭載しているため、自ら
ＲＡＳおよびＣＡＳを作り出すセルフリフレッシュモー
ドは備えていない。
ＡＭパッケージの入出力ピン数を削減するために、時分
割された行アドレスストローブ信号（以下、ＲＡＳとい
う）および列アドレスストローブ信号（以下、ＣＡＳと
いう）に同期してアドレス信号を受け取る通常のタイプ
のものである。また、１６Ｍビットという大きな記憶領
域を所定面積の半導体チップに搭載しているため、自ら
ＲＡＳおよびＣＡＳを作り出すセルフリフレッシュモー
ドは備えていない。
【００１６】本実施例のメモリ装置２０は、図２の説明
図に示すメモリアドレス構成を採用している。すなわ
ち、ＲＡＳを５分割したＲＡＳＣ〜ＲＡＳＧおよびＣＡ
Ｓを４分割したＣＡＳ１〜ＣＡＳ４の信号により２０個
のＤＲＡＭ２４をアドレス指定する。なお、本実施例の
メモリ装置２０は、ＲＡＳＣおよびＲＡＳＤが４Ｍビッ
トのＤＲＡＭにのみ対応した仕様コンピュータ用のメモ
リ拡張用に設計されたものである。従って、１６Ｍビッ
トのＤＲＡＭ２４を使用したときでも、このＲＡＳＣお
よびＲＡＳＤによりアドレス指定される８個のＤＲＡＭ
については４Ｍバイトの記憶エリアしか利用できず、２
０個の１６Ｍ―ＤＲＡＭ２４を使用したとき、合計２８
Ｍバイトの記憶エリアが確保される。
図に示すメモリアドレス構成を採用している。すなわ
ち、ＲＡＳを５分割したＲＡＳＣ〜ＲＡＳＧおよびＣＡ
Ｓを４分割したＣＡＳ１〜ＣＡＳ４の信号により２０個
のＤＲＡＭ２４をアドレス指定する。なお、本実施例の
メモリ装置２０は、ＲＡＳＣおよびＲＡＳＤが４Ｍビッ
トのＤＲＡＭにのみ対応した仕様コンピュータ用のメモ
リ拡張用に設計されたものである。従って、１６Ｍビッ
トのＤＲＡＭ２４を使用したときでも、このＲＡＳＣお
よびＲＡＳＤによりアドレス指定される８個のＤＲＡＭ
については４Ｍバイトの記憶エリアしか利用できず、２
０個の１６Ｍ―ＤＲＡＭ２４を使用したとき、合計２８
Ｍバイトの記憶エリアが確保される。
【００１７】本実施例で採用したＤＲＡＭ２４をリフレ
ッシュするには、図３のリフレッシュ期間に示すタイミ
ングにより、上記ＲＡＳおよびＣＡＳを出力しなければ
ならない。すなわち、このリフレッシュモードは通常CA
S before RASと呼ばれるように、ＣＡＳｎ（ｎは、１〜
４を示す。以下、同じ）がロウアクティブとなってから
所定のディレイ期間を置いてＲＡＳｍ（ｍは、Ｃ〜Ｇを
示す。以下、同じ）をロウアクティブとするのである。
ッシュするには、図３のリフレッシュ期間に示すタイミ
ングにより、上記ＲＡＳおよびＣＡＳを出力しなければ
ならない。すなわち、このリフレッシュモードは通常CA
S before RASと呼ばれるように、ＣＡＳｎ（ｎは、１〜
４を示す。以下、同じ）がロウアクティブとなってから
所定のディレイ期間を置いてＲＡＳｍ（ｍは、Ｃ〜Ｇを
示す。以下、同じ）をロウアクティブとするのである。
【００１８】この様に構成されるメモリ装置２０が、図
示しないコンピュータのメモリ拡張スロットに装着され
たとき、接続部２６から上記規格を満足するＲＡＳおよ
びＣＡＳがコンピュータから入力されることは勿論のこ
と、その他に１ＭＨｚのクロック（ＣＬＫ）信号、「読
出し」や「書込み」を指示するコントロウル信号、記憶
すべき「書込みデータ」信号などが入力される。一方、
メモリ装置２０からは、「読出しデータ」信号や「エラ
ー信号」などが出力される。
示しないコンピュータのメモリ拡張スロットに装着され
たとき、接続部２６から上記規格を満足するＲＡＳおよ
びＣＡＳがコンピュータから入力されることは勿論のこ
と、その他に１ＭＨｚのクロック（ＣＬＫ）信号、「読
出し」や「書込み」を指示するコントロウル信号、記憶
すべき「書込みデータ」信号などが入力される。一方、
メモリ装置２０からは、「読出しデータ」信号や「エラ
ー信号」などが出力される。
【００１９】そして、こうしたＲＡＳおよびＣＡＳが所
定時間間隔で入力されている限りにおいて、メモリ装置
２０のＤＲＡＭ２４は、繰り返しリフレッシュされ、そ
の記憶内容を保持する。しかし、図３のスリープ期間に
示すように、コンピュータが外部信号出力を中止するス
リープモードに入ったとき、ＲＡＳおよびＣＡＳが共に
ロウレベルに落ちたままとなる。このため、通常なら
ば、セルフリフレッシュモードを有しないＤＲＡＭ２４
から構成されるメモリ装置２０の記憶内容は失われてし
まう。
定時間間隔で入力されている限りにおいて、メモリ装置
２０のＤＲＡＭ２４は、繰り返しリフレッシュされ、そ
の記憶内容を保持する。しかし、図３のスリープ期間に
示すように、コンピュータが外部信号出力を中止するス
リープモードに入ったとき、ＲＡＳおよびＣＡＳが共に
ロウレベルに落ちたままとなる。このため、通常なら
ば、セルフリフレッシュモードを有しないＤＲＡＭ２４
から構成されるメモリ装置２０の記憶内容は失われてし
まう。
【００２０】これに対して、本実施例のメモリ装置２０
は、ゲートアレイ２８に次のような論理回路を内蔵して
おり、コンピュータから入力されるＣＬＫ信号を利用し
て独自にＲＡＳおよびＣＡＳを作りだし、その記憶内容
を保持し続けることができる。以下、ゲートアレイ２８
に内蔵される論理回路について、図４ないし図７の回路
図を参照しつつ説明する。
は、ゲートアレイ２８に次のような論理回路を内蔵して
おり、コンピュータから入力されるＣＬＫ信号を利用し
て独自にＲＡＳおよびＣＡＳを作りだし、その記憶内容
を保持し続けることができる。以下、ゲートアレイ２８
に内蔵される論理回路について、図４ないし図７の回路
図を参照しつつ説明する。
【００２１】図４は、コンピュータから入力される１Ｍ
ＨｚのＣＬＫ信号、ＲＡＳｍおよびＣＡＳｎから、ＲＡ
ＳｍおよびＣＡＳｎが共にロウレベルに落ちて５００ｎ
ｓｅｃが経過したときに「Ｈ」レベルに変化するＥＮＢ
１信号および１μｓｅｃのクロック信号となるＳＲＥＦ
信号を作りだす監視回路の論理回路図である。
ＨｚのＣＬＫ信号、ＲＡＳｍおよびＣＡＳｎから、ＲＡ
ＳｍおよびＣＡＳｎが共にロウレベルに落ちて５００ｎ
ｓｅｃが経過したときに「Ｈ」レベルに変化するＥＮＢ
１信号および１μｓｅｃのクロック信号となるＳＲＥＦ
信号を作りだす監視回路の論理回路図である。
【００２２】コンピュータから出力されたＣＬＫ信号
は、排他的論理和回路（以下、ＥＯＲと記載する。図面
も同じ）１の一方に直接、他方に２００ｎｓｅｃのディ
レー回路Ｄ２００を介して入力される。更に、ＥＯＲ１
の出力は次段のＥＯＲ２の一方に直接、他方に１００ｎ
ｓｅｃのディレー回路Ｄ１００を介して入力され、ＴＭ
ＣＯＮ信号が作成される。従って、このＴＭＣＯＮ信号
は、ＣＬＫ信号（１周期１μｓｅｃ）を４分周したもの
となる。分周後の信号は、ディレー回路の遅れが１００
ｎｓｅｃおよび２００ｎｓｅｃであることから、ＣＬＫ
信号の半周期を、１００ｎｓｅｃ×３＋２００ｎｓｅｃ
に分解した信号となっている。
は、排他的論理和回路（以下、ＥＯＲと記載する。図面
も同じ）１の一方に直接、他方に２００ｎｓｅｃのディ
レー回路Ｄ２００を介して入力される。更に、ＥＯＲ１
の出力は次段のＥＯＲ２の一方に直接、他方に１００ｎ
ｓｅｃのディレー回路Ｄ１００を介して入力され、ＴＭ
ＣＯＮ信号が作成される。従って、このＴＭＣＯＮ信号
は、ＣＬＫ信号（１周期１μｓｅｃ）を４分周したもの
となる。分周後の信号は、ディレー回路の遅れが１００
ｎｓｅｃおよび２００ｎｓｅｃであることから、ＣＬＫ
信号の半周期を、１００ｎｓｅｃ×３＋２００ｎｓｅｃ
に分解した信号となっている。
【００２３】またＣＬＫ信号は、論理和回路（以下、Ｏ
Ｒという。図面も同じ）１の一方にも直接、他方に１０
０ｎｓｅｃのディレー回路Ｄ１００および否定回路（以
下、ＮＯＴという。図面も同じ）１を介して入力されて
おり、図８に示すように、１μｓｅｃ周期で１００ｎｓ
ｅｃだけ「Ｌ」レベルとなるＲＦＴＭ信号が作り出され
る。
Ｒという。図面も同じ）１の一方にも直接、他方に１０
０ｎｓｅｃのディレー回路Ｄ１００および否定回路（以
下、ＮＯＴという。図面も同じ）１を介して入力されて
おり、図８に示すように、１μｓｅｃ周期で１００ｎｓ
ｅｃだけ「Ｌ」レベルとなるＲＦＴＭ信号が作り出され
る。
【００２４】コンピュータ側から出力されるＲＡＳＣお
よびＲＡＳＤは論理積回路（以下、ＡＮＤという。図面
も同じ）１に入力され、ＲＡＳＥおよびＲＡＳＦはＡＮ
Ｄ２に入力される。そして、ＡＮＤ１，２の出力とＲＡ
ＳＧとがＡＮＤ３に入力され、総てのＲＡＳｍの論理積
がＤタイプのフリップフロップ回路（以下、Ｄ―ＦＦと
いう。図面も同じ）１のＤ端子入力となる。このＤ―Ｆ
Ｆ１のクロック（以下、Ｃという。図面も同じ）端子に
は、コンピュータからの総てのＣＡＳｎをＮＡＮＤ演算
するＮＡＮＤ回路１の出力信号（以下、ＣＡＳＡ信号と
いう）が入力されており、何れかのＣＡＳｎがロウアク
ティブとなったときにＤ端子に入力されている信号をラ
ッチする。
よびＲＡＳＤは論理積回路（以下、ＡＮＤという。図面
も同じ）１に入力され、ＲＡＳＥおよびＲＡＳＦはＡＮ
Ｄ２に入力される。そして、ＡＮＤ１，２の出力とＲＡ
ＳＧとがＡＮＤ３に入力され、総てのＲＡＳｍの論理積
がＤタイプのフリップフロップ回路（以下、Ｄ―ＦＦと
いう。図面も同じ）１のＤ端子入力となる。このＤ―Ｆ
Ｆ１のクロック（以下、Ｃという。図面も同じ）端子に
は、コンピュータからの総てのＣＡＳｎをＮＡＮＤ演算
するＮＡＮＤ回路１の出力信号（以下、ＣＡＳＡ信号と
いう）が入力されており、何れかのＣＡＳｎがロウアク
ティブとなったときにＤ端子に入力されている信号をラ
ッチする。
【００２５】従って、メモリ装置２０に対してコンピュ
ータ側から通常のアクセスがなされている場合には、Ｃ
ＡＳｎの信号の立ち下がり時にはＲＡＳｍの信号は
「Ｌ」レベルになっており、Ｄ−ＦＦ１の出力Ｑは、
「Ｌ」レベルに保たれる。一方、リフレッシュ用にＲＡ
Ｓｍの信号とＣＡＳｎの信号とが、CAS before RASのタ
イミングで正常に出力し続けている限りは、Ｄ―ＦＦ１
の出力Ｑ（以下、ＲＥＦ１信号という）は「Ｈ」、反転
出力Ｑ（Ｎ）（以下、ＲＦＥＮＢ０信号という）は
「Ｌ」で推移する。また、総てのＲＡＳｍはＯＲ２にも
入力されており、その論理和信号（以下、ＲＡＳＡ信号
という）が作成される。
ータ側から通常のアクセスがなされている場合には、Ｃ
ＡＳｎの信号の立ち下がり時にはＲＡＳｍの信号は
「Ｌ」レベルになっており、Ｄ−ＦＦ１の出力Ｑは、
「Ｌ」レベルに保たれる。一方、リフレッシュ用にＲＡ
Ｓｍの信号とＣＡＳｎの信号とが、CAS before RASのタ
イミングで正常に出力し続けている限りは、Ｄ―ＦＦ１
の出力Ｑ（以下、ＲＥＦ１信号という）は「Ｈ」、反転
出力Ｑ（Ｎ）（以下、ＲＦＥＮＢ０信号という）は
「Ｌ」で推移する。また、総てのＲＡＳｍはＯＲ２にも
入力されており、その論理和信号（以下、ＲＡＳＡ信号
という）が作成される。
【００２６】こうして作成されたＲＡＳＡ信号、ＲＦＥ
ＮＢ０信号、ＲＥＦ１信号、ＴＭＣＯＮ信号、ＲＦＴＭ
信号は、３個のＤ―ＦＦ２，３，４を中心とした同期カ
ウンタ部にて利用され、目的としているＥＮＢ１信号お
よびＳＲＥＦ信号が作成される。
ＮＢ０信号、ＲＥＦ１信号、ＴＭＣＯＮ信号、ＲＦＴＭ
信号は、３個のＤ―ＦＦ２，３，４を中心とした同期カ
ウンタ部にて利用され、目的としているＥＮＢ１信号お
よびＳＲＥＦ信号が作成される。
【００２７】ここで、同期カウンタ部とは、ＲＡＳＡ信
号とＲＦＥＮＢＯ信号とのＮＯＲ演算を行なうＮＯＲ
１、ＮＯＲ１の出力とＤ―ＦＦ２の出力Ｑとの排他的論
理和演算を行ないそのＤ―ＦＦ２のＤ端子入力を与える
ＥＯＲ３、ＮＯＲ１出力とＤ―ＦＦ２の出力Ｑの論理積
を演算するＡＮＤ５、このＡＮＤ５出力とＤ―ＦＦ３の
出力Ｑとの排他的論理和演算を行ないそのＤ―ＦＦ３の
Ｄ端子入力を与えるＥＯＲ５、Ｄ―ＦＦ２，３それぞれ
の出力Ｑの論理積を演算するＡＮＤ７、ＡＮＤ７の出力
（以下、ＳＲＥＮＢ１信号という）をＣ端子入力としＲ
ＦＥＮＢ０信号をＤ端子入力とするＤ―ＦＦ４、ＲＥＦ
１信号とＣＡＳＡ信号とのＮＡＮＤ演算結果をＤ―ＦＦ
２，３のリセット（Ｒ）端子へ出力するＮＡＮＤ３を中
心として構成される。また、Ｄ―ＦＦ２，３のＣ端子入
力には、ＴＭＣＯＮ信号が接続されている。
号とＲＦＥＮＢＯ信号とのＮＯＲ演算を行なうＮＯＲ
１、ＮＯＲ１の出力とＤ―ＦＦ２の出力Ｑとの排他的論
理和演算を行ないそのＤ―ＦＦ２のＤ端子入力を与える
ＥＯＲ３、ＮＯＲ１出力とＤ―ＦＦ２の出力Ｑの論理積
を演算するＡＮＤ５、このＡＮＤ５出力とＤ―ＦＦ３の
出力Ｑとの排他的論理和演算を行ないそのＤ―ＦＦ３の
Ｄ端子入力を与えるＥＯＲ５、Ｄ―ＦＦ２，３それぞれ
の出力Ｑの論理積を演算するＡＮＤ７、ＡＮＤ７の出力
（以下、ＳＲＥＮＢ１信号という）をＣ端子入力としＲ
ＦＥＮＢ０信号をＤ端子入力とするＤ―ＦＦ４、ＲＥＦ
１信号とＣＡＳＡ信号とのＮＡＮＤ演算結果をＤ―ＦＦ
２，３のリセット（Ｒ）端子へ出力するＮＡＮＤ３を中
心として構成される。また、Ｄ―ＦＦ２，３のＣ端子入
力には、ＴＭＣＯＮ信号が接続されている。
【００２８】ＲＥＦ１信号とＣＡＳＡ信号とのＮＡＮＤ
演算結果は、CAS before RASのリフレッシュ信号が出力
されている場合、もしくはコンピュータがスリープ状態
となってＲＡＳｍ，ＣＡＳｎの信号が共にロウレベルな
った場合、ＣＡＳｎの信号に合わせてロウレベルとな
る。これ以外の場合には、ＮＡＮＤ３の出力はハイレベ
ルとなり、これをリセット（Ｒ）端子に入力しているＤ
−ＦＦ２，３は、その度に初期状態となる。即ち、メモ
リ装置２０に対して通常のアクセスがなされている限
り、Ｄ−ＦＦ３の出力がアクティブとなることはない。
演算結果は、CAS before RASのリフレッシュ信号が出力
されている場合、もしくはコンピュータがスリープ状態
となってＲＡＳｍ，ＣＡＳｎの信号が共にロウレベルな
った場合、ＣＡＳｎの信号に合わせてロウレベルとな
る。これ以外の場合には、ＮＡＮＤ３の出力はハイレベ
ルとなり、これをリセット（Ｒ）端子に入力しているＤ
−ＦＦ２，３は、その度に初期状態となる。即ち、メモ
リ装置２０に対して通常のアクセスがなされている限
り、Ｄ−ＦＦ３の出力がアクティブとなることはない。
【００２９】CAS before RASのモードでリフレッシュ信
号が出されている場合には、Ｄ−ＦＦ２，３は動作可能
となるが、クロック信号ＴＭＣＯＮに同期してその出力
が変化する構成となっているので、Ｄ−ＦＦ３の出力が
ハイレベルとなる前に、再びＤ−ＦＦ２，３は、初期状
態に戻されてしまう。
号が出されている場合には、Ｄ−ＦＦ２，３は動作可能
となるが、クロック信号ＴＭＣＯＮに同期してその出力
が変化する構成となっているので、Ｄ−ＦＦ３の出力が
ハイレベルとなる前に、再びＤ−ＦＦ２，３は、初期状
態に戻されてしまう。
【００３０】換言するならば、コンピュータがスリープ
モードに入ってＲＡＳｍ，ＣＡＳｎのリフレッシュ信号
が出力されなくなった場合、初めてＤ−ＦＦ２，３が最
終的に状態まで動作することになり、１μｓｅｃの信号
を４分周したＴＭＣＯＮ信号が２クロック分入力したと
き、Ｄ−ＦＦ３の出力は初めてハイレベルとなる。各段
の出力は、前段の出力とＥＯＲ３，５により排他的論理
和演算されるので、一旦ハイレベルとなったＡＮＤ７の
出力は、その後、クロックＴＭＣＯＮの１周期毎に反転
する。ＡＮＤ７の出力がクロック端子に入力されている
Ｄ−ＦＦ４は、この信号により、リフレッシュ信号が出
力されていないスリープモードになっていることを繰り
返し検出するのである。このＤ−ＦＦ４は、データ端子
Ｄに入力されているＤ−ＦＦ１の反転出力Ｑ＼の状態を
ラッチして出力としているので、スリープモードが解除
されてＤ−ＦＦ１の反転出力Ｑ＼がハイレベルとなれ
ぱ、ＡＮＤ７の出力信号の立ち上がりでこれをラッチす
る。この結果、ＯＲ５の一方の入力がハイレベルにな
り、その出力ＳＲＥＦは、ＲＦＴＭ信号との論理和をＯ
Ｒ５にて演算した結果は、目的としていた１μｓｅｃの
クロックＳＲＥＦ信号となる。これが、擬似リフレッシ
ュ信号を生成する信号となる。一方、Ｄ―ＦＦ４の反転
出力Ｑ（Ｎ）は目的としていたＲＡＳｍおよびＣＡＳｎ
が共にロウレベルに落ちて５００ｎｓｅｃが経過したと
きに「Ｈ」レベルに変化するＥＮＢ１信号となる。
モードに入ってＲＡＳｍ，ＣＡＳｎのリフレッシュ信号
が出力されなくなった場合、初めてＤ−ＦＦ２，３が最
終的に状態まで動作することになり、１μｓｅｃの信号
を４分周したＴＭＣＯＮ信号が２クロック分入力したと
き、Ｄ−ＦＦ３の出力は初めてハイレベルとなる。各段
の出力は、前段の出力とＥＯＲ３，５により排他的論理
和演算されるので、一旦ハイレベルとなったＡＮＤ７の
出力は、その後、クロックＴＭＣＯＮの１周期毎に反転
する。ＡＮＤ７の出力がクロック端子に入力されている
Ｄ−ＦＦ４は、この信号により、リフレッシュ信号が出
力されていないスリープモードになっていることを繰り
返し検出するのである。このＤ−ＦＦ４は、データ端子
Ｄに入力されているＤ−ＦＦ１の反転出力Ｑ＼の状態を
ラッチして出力としているので、スリープモードが解除
されてＤ−ＦＦ１の反転出力Ｑ＼がハイレベルとなれ
ぱ、ＡＮＤ７の出力信号の立ち上がりでこれをラッチす
る。この結果、ＯＲ５の一方の入力がハイレベルにな
り、その出力ＳＲＥＦは、ＲＦＴＭ信号との論理和をＯ
Ｒ５にて演算した結果は、目的としていた１μｓｅｃの
クロックＳＲＥＦ信号となる。これが、擬似リフレッシ
ュ信号を生成する信号となる。一方、Ｄ―ＦＦ４の反転
出力Ｑ（Ｎ）は目的としていたＲＡＳｍおよびＣＡＳｎ
が共にロウレベルに落ちて５００ｎｓｅｃが経過したと
きに「Ｈ」レベルに変化するＥＮＢ１信号となる。
【００３１】同期カウンタ部がカウントアップしてスリ
ープモードを一旦検出した後、スリープ状態が解除され
てメモリ装置２０に対するアクセス信号が出力される場
合には、擬似リフレッシュ信号の出力を継続してはなら
ないから、直ちにこれを検出しなければならない。メモ
リ装置２０に対する通常のアクセスが開始されると、Ｄ
−ＦＦ１の反転出力Ｑ＼はハイレベルとなるから、ＡＮ
Ｄ７の出力の次の立ち上がりで、Ｄ−ＦＦ４の出力はハ
イレベルとなり、信号ＲＦＴＭはマスクされる。この結
果、擬似リフレッシュ信号は、消失する。
ープモードを一旦検出した後、スリープ状態が解除され
てメモリ装置２０に対するアクセス信号が出力される場
合には、擬似リフレッシュ信号の出力を継続してはなら
ないから、直ちにこれを検出しなければならない。メモ
リ装置２０に対する通常のアクセスが開始されると、Ｄ
−ＦＦ１の反転出力Ｑ＼はハイレベルとなるから、ＡＮ
Ｄ７の出力の次の立ち上がりで、Ｄ−ＦＦ４の出力はハ
イレベルとなり、信号ＲＦＴＭはマスクされる。この結
果、擬似リフレッシュ信号は、消失する。
【００３２】この１μｓｅｃのクロック信号であるＳＲ
ＥＦ信号は、図５に示す疑似リフレッシュ信号生成回路
の基本クロックとして利用される。擬似リフレッシュ信
号生成回路は、７個のＤ―ＦＦ１１〜Ｄ―ＦＦ１７と７
個のＯＲ１１〜ＯＲ１７とから構成される７個の逓倍回
路を直列接続したクロック発生回路と、このクロック発
生回路から出力される各種周期のクロック信号から所望
のクロック信号を選択するために設けられた４個の論理
積回路ＡＮＤ１１〜ＡＮＤ１４とこれらＡＮＤ１１〜Ａ
ＮＤ１４の出力の論理和を演算するＯＲ１９とから構成
されている。
ＥＦ信号は、図５に示す疑似リフレッシュ信号生成回路
の基本クロックとして利用される。擬似リフレッシュ信
号生成回路は、７個のＤ―ＦＦ１１〜Ｄ―ＦＦ１７と７
個のＯＲ１１〜ＯＲ１７とから構成される７個の逓倍回
路を直列接続したクロック発生回路と、このクロック発
生回路から出力される各種周期のクロック信号から所望
のクロック信号を選択するために設けられた４個の論理
積回路ＡＮＤ１１〜ＡＮＤ１４とこれらＡＮＤ１１〜Ａ
ＮＤ１４の出力の論理和を演算するＯＲ１９とから構成
されている。
【００３３】各Ｄ―ＦＦ１１〜１７および各ＯＲ１１〜
１７から構成される７段の定倍回路は、各段のＤ―ＦＦ
の出力Ｑとその段のＣ端子入力との論理和を演算する各
ＯＲ１１〜ＯＲ１７の出力を次段Ｄ―ＦＦのＣ端子の入
力とし、反転出力Ｑ（Ｎ）を直接その段のＤ−ＦＦのＤ
端子へ帰す回路構成である。初段のＤ―ＦＦ１１のＣ端
子入力およびＯＲ１１への入力として１μｓｅｃのクロ
ックであるＳＲＥＦ信号が利用されている。従って、各
段が出力するクロック信号は、ロウレベルとなる期間が
１周期に約１００ｎｓｅｃ存在する波形となる。各段毎
に逓倍がなされることから、第４段のＯＲ１４の出力信
号として１６μｓｅｃのクロック信号が、第５段のＯＲ
１５の出力信号として３２μｓｅｃのクロック信号が、
第６段のＯＲ１６の出力信号として６４μｓｅｃのクロ
ック信号が、最終段である第７段のＯＲ１７の出力信号
として１２８μｓｅｃのクロック信号が得られる。
１７から構成される７段の定倍回路は、各段のＤ―ＦＦ
の出力Ｑとその段のＣ端子入力との論理和を演算する各
ＯＲ１１〜ＯＲ１７の出力を次段Ｄ―ＦＦのＣ端子の入
力とし、反転出力Ｑ（Ｎ）を直接その段のＤ−ＦＦのＤ
端子へ帰す回路構成である。初段のＤ―ＦＦ１１のＣ端
子入力およびＯＲ１１への入力として１μｓｅｃのクロ
ックであるＳＲＥＦ信号が利用されている。従って、各
段が出力するクロック信号は、ロウレベルとなる期間が
１周期に約１００ｎｓｅｃ存在する波形となる。各段毎
に逓倍がなされることから、第４段のＯＲ１４の出力信
号として１６μｓｅｃのクロック信号が、第５段のＯＲ
１５の出力信号として３２μｓｅｃのクロック信号が、
第６段のＯＲ１６の出力信号として６４μｓｅｃのクロ
ック信号が、最終段である第７段のＯＲ１７の出力信号
として１２８μｓｅｃのクロック信号が得られる。
【００３４】こうして得られた４種類のクロック信号
は、個別にＡＮＤ１１〜ＡＮＤ１４へ入力される。ま
た、このＡＮＤ１１〜ＡＮＤ１４には、選択信号とし
て、ジャンパ線により論理レベルの決定されている信号
ＪＰ２，ＪＰ３が、更に次の論理に組み合わされて入力
されている。１６μｓｅｃのクロック信号を入力してい
るＡＮＤ１１には、信号ＪＰ２，３が直接入力される。
３２μｓｅｃのクロック信号を入力しているＡＮＤ１２
には、信号ＪＰ２をＮＯＴ１１にて反転した信号と信号
ＪＰ３とが入力される。６４μｓｅｃのクロック信号を
入力しているＡＮＤ１３には、信号ＪＰ３をＮＯＴ１２
にて反転した信号と信号ＪＰ２とが入力される。１２８
μｓｅｃのクロック信号を入力しているＡＮＤ１４に
は、信号ＪＰ２，３のそれぞれをＮＯＴ１３，１４にて
反転した信号が入力される。
は、個別にＡＮＤ１１〜ＡＮＤ１４へ入力される。ま
た、このＡＮＤ１１〜ＡＮＤ１４には、選択信号とし
て、ジャンパ線により論理レベルの決定されている信号
ＪＰ２，ＪＰ３が、更に次の論理に組み合わされて入力
されている。１６μｓｅｃのクロック信号を入力してい
るＡＮＤ１１には、信号ＪＰ２，３が直接入力される。
３２μｓｅｃのクロック信号を入力しているＡＮＤ１２
には、信号ＪＰ２をＮＯＴ１１にて反転した信号と信号
ＪＰ３とが入力される。６４μｓｅｃのクロック信号を
入力しているＡＮＤ１３には、信号ＪＰ３をＮＯＴ１２
にて反転した信号と信号ＪＰ２とが入力される。１２８
μｓｅｃのクロック信号を入力しているＡＮＤ１４に
は、信号ＪＰ２，３のそれぞれをＮＯＴ１３，１４にて
反転した信号が入力される。
【００３５】従って、第９図に示すように、信号ＪＰ
２，３が共に「Ｈ」レベルであるときにはＡＮＤ１１か
らの１６μｓｅｃクロック信号が、ＪＰ２のみが「Ｌ」
レベルであるときにはＡＮＤ１２からの３２μｓｅｃク
ロック信号が、ＪＰ３のみが「Ｌ」レベルであるときは
ＡＮＤ１３から６４μｓｅｃクロック信号が、ＪＰ２，
３が共に「Ｌ」レベルであるときにはＡＮＤ１４からの
１２８μｓｅｃクロック信号が、次段のＯＲ１９へ出力
される。すなわち、信号ＪＰ２，３を組み合わせること
で、４種類の内の所望のクロック信号がＯＲ１９から出
力されるのである。そして、このＯＲ１９の出力が疑似
ＣＡＳ（以下、ＲＦＣＳ信号という）として、またこの
ＯＲ１９の出力を約３０ｎｓｅｃだけディレイさせるデ
ィレイ回路Ｄ１００を経由した信号が疑似ＲＡＳ（以
下、ＲＦＲＳ信号という）として得られる。
２，３が共に「Ｈ」レベルであるときにはＡＮＤ１１か
らの１６μｓｅｃクロック信号が、ＪＰ２のみが「Ｌ」
レベルであるときにはＡＮＤ１２からの３２μｓｅｃク
ロック信号が、ＪＰ３のみが「Ｌ」レベルであるときは
ＡＮＤ１３から６４μｓｅｃクロック信号が、ＪＰ２，
３が共に「Ｌ」レベルであるときにはＡＮＤ１４からの
１２８μｓｅｃクロック信号が、次段のＯＲ１９へ出力
される。すなわち、信号ＪＰ２，３を組み合わせること
で、４種類の内の所望のクロック信号がＯＲ１９から出
力されるのである。そして、このＯＲ１９の出力が疑似
ＣＡＳ（以下、ＲＦＣＳ信号という）として、またこの
ＯＲ１９の出力を約３０ｎｓｅｃだけディレイさせるデ
ィレイ回路Ｄ１００を経由した信号が疑似ＲＡＳ（以
下、ＲＦＲＳ信号という）として得られる。
【００３６】なお、信号ＪＰ２，３は、ジャンパー線や
ディップスイッチ等を操作することで、任意にその出力
を決定できるものである。スリープ状態でのメモリ装置
２０の消費電力は、リフレッシュの周期でほぼ決まるか
ら、メモリ装置２０に実装されたＤＲＡＭのデータ保持
の実力に応じて、リフレッシュサイクルをできる限り長
く取るのが望ましい。そこで、実装するＤＲＡＭに応じ
て、信号ＪＰ２，３を、最適のリフレッシュ間隔となる
よう設定する。
ディップスイッチ等を操作することで、任意にその出力
を決定できるものである。スリープ状態でのメモリ装置
２０の消費電力は、リフレッシュの周期でほぼ決まるか
ら、メモリ装置２０に実装されたＤＲＡＭのデータ保持
の実力に応じて、リフレッシュサイクルをできる限り長
く取るのが望ましい。そこで、実装するＤＲＡＭに応じ
て、信号ＪＰ２，３を、最適のリフレッシュ間隔となる
よう設定する。
【００３７】ここで得られた任意周波数のＲＦＲＳ信
号、ＲＦＣＳ信号および図４にて得られたＥＮＢ１信号
は、図６，図７に示す分配回路へそれぞれ入力され、メ
モリ装置２０を構成する各ＤＲＡＭ２４への最終的なリ
フレッシュ指示信号（本実施例では、ＲＡＳ，ＣＡＳ信
号）が生成される。
号、ＲＦＣＳ信号および図４にて得られたＥＮＢ１信号
は、図６，図７に示す分配回路へそれぞれ入力され、メ
モリ装置２０を構成する各ＤＲＡＭ２４への最終的なリ
フレッシュ指示信号（本実施例では、ＲＡＳ，ＣＡＳ信
号）が生成される。
【００３８】図６に示すＲＡＳ分配回路は、１０個のＡ
ＮＤ２０〜ＡＮＤ２９および５個のＯＲ２０〜ＯＲ２４
から構成される論理回路で、コンピュータから入力され
るＲＡＳｍをＡＮＤ２０，２２，２４，２６，２８に、
前記ＲＦＲＳ信号をＡＮＤ２１，２３，２５，２７，２
９に入力する。そして、図４の回路にて得られたＥＮＢ
１信号をゲート信号として、ＡＮＤ２０，２２，２４，
２６，２８にはこれを反転入力し、ＡＮＤ２１，２３，
２５，２７，２９にはこれを直接入力する。従って、Ｅ
ＮＢ１の値によりＡＮＤ２０，２２，２４，２６，２８
あるいはＡＮＤ２１，２３，２５，２７，２９の何れか
一方のゲートがオープンとなる。そして、ＡＮＤ２０と
ＡＮＤ２１との出力の論理和演算を行なうＯＲ２０、Ａ
ＮＤ２２とＡＮＤ２３との出力の論理和演算を行なうＯ
Ｒ２１、ＡＮＤ２４とＡＮＤ２５との出力の論理和演算
を行なうＯＲ２２、ＡＮＤ２６とＡＮＤ２７との出力の
論理和演算を行なうＯＲ２３、ＡＮＤ２８とＡＮＤ２９
との出力の論理和演算を行なうＯＲ２４から、最終的に
ＤＲＡＭ２４のＲＡＳとして利用するＲＡＳＣφ、ＲＡ
ＳＤφ、ＲＡＳＥφ、ＲＡＳＦφ、ＲＡＳＧφを得る。
尚、この回路は、容易に、５ビットのデータセレクタに
置き換えることができる。
ＮＤ２０〜ＡＮＤ２９および５個のＯＲ２０〜ＯＲ２４
から構成される論理回路で、コンピュータから入力され
るＲＡＳｍをＡＮＤ２０，２２，２４，２６，２８に、
前記ＲＦＲＳ信号をＡＮＤ２１，２３，２５，２７，２
９に入力する。そして、図４の回路にて得られたＥＮＢ
１信号をゲート信号として、ＡＮＤ２０，２２，２４，
２６，２８にはこれを反転入力し、ＡＮＤ２１，２３，
２５，２７，２９にはこれを直接入力する。従って、Ｅ
ＮＢ１の値によりＡＮＤ２０，２２，２４，２６，２８
あるいはＡＮＤ２１，２３，２５，２７，２９の何れか
一方のゲートがオープンとなる。そして、ＡＮＤ２０と
ＡＮＤ２１との出力の論理和演算を行なうＯＲ２０、Ａ
ＮＤ２２とＡＮＤ２３との出力の論理和演算を行なうＯ
Ｒ２１、ＡＮＤ２４とＡＮＤ２５との出力の論理和演算
を行なうＯＲ２２、ＡＮＤ２６とＡＮＤ２７との出力の
論理和演算を行なうＯＲ２３、ＡＮＤ２８とＡＮＤ２９
との出力の論理和演算を行なうＯＲ２４から、最終的に
ＤＲＡＭ２４のＲＡＳとして利用するＲＡＳＣφ、ＲＡ
ＳＤφ、ＲＡＳＥφ、ＲＡＳＦφ、ＲＡＳＧφを得る。
尚、この回路は、容易に、５ビットのデータセレクタに
置き換えることができる。
【００３９】このＲＡＳ分配回路は、コンピュータから
ＲＡＳｍおよびＣＡＳｎが５００ｎｓｅｃ以内の間隔で
メモリ装置２０に入力されている場合には、そのままの
ＲＡＳｍがＲＡＳＣφ、ＲＡＳＤφ、ＲＡＳＥφ、ＲＡ
ＳＦφ、ＲＡＳＧφとして出力される。一方、コンピュ
ータからのＲＡＳｍおよびＣＡＳｎが共にローレベルに
落ちて５００ｎｓｅｃが経過したときにはＥＮＢ１信号
が「Ｈ」レベルに変化するために、図５にて作成された
ＲＦＲＳ信号が、ＲＡＳＣφ、ＲＡＳＤφ、ＲＡＳＥ
φ、ＲＡＳＦφ、ＲＡＳＧφとして出力されるのであ
る。
ＲＡＳｍおよびＣＡＳｎが５００ｎｓｅｃ以内の間隔で
メモリ装置２０に入力されている場合には、そのままの
ＲＡＳｍがＲＡＳＣφ、ＲＡＳＤφ、ＲＡＳＥφ、ＲＡ
ＳＦφ、ＲＡＳＧφとして出力される。一方、コンピュ
ータからのＲＡＳｍおよびＣＡＳｎが共にローレベルに
落ちて５００ｎｓｅｃが経過したときにはＥＮＢ１信号
が「Ｈ」レベルに変化するために、図５にて作成された
ＲＦＲＳ信号が、ＲＡＳＣφ、ＲＡＳＤφ、ＲＡＳＥ
φ、ＲＡＳＦφ、ＲＡＳＧφとして出力されるのであ
る。
【００４０】一方、図７に示すＣＡＳ分配回路は、図６
で説明したＲＡＳ分配回路と同様の回路構成である。メ
モリ装置２０のメモリアドレス構成（図２参照）から明
らかなように、ＣＡＳは４組で足りるために、８個のＡ
ＮＤ３０〜ＡＮＤ３７および４個のＯＲ３０〜ＯＲ３３
を用いて上記同様の論理回路を構成している。ＤＲＡＭ
に直接与えられるＣＡＳ１φないしＣＡＳ４φを生成す
るこのＣＡＳ分配回路は、４ビットのデータセレクタに
より置き換え可能である。
で説明したＲＡＳ分配回路と同様の回路構成である。メ
モリ装置２０のメモリアドレス構成（図２参照）から明
らかなように、ＣＡＳは４組で足りるために、８個のＡ
ＮＤ３０〜ＡＮＤ３７および４個のＯＲ３０〜ＯＲ３３
を用いて上記同様の論理回路を構成している。ＤＲＡＭ
に直接与えられるＣＡＳ１φないしＣＡＳ４φを生成す
るこのＣＡＳ分配回路は、４ビットのデータセレクタに
より置き換え可能である。
【００４１】以上説明した本実施例のメモリ装置２０
は、コンピュータのメモリ拡張スロットに装着されたと
き、通常のＤＲＡＭを用いたメモリ装置と同様にそのコ
ンピュータの主記憶領域の一部として機能し、主記憶を
拡張することができる。しかも、コンピュータからリフ
レッシュ用のＲＡＳｍ，ＣＡＳｎが入力されなくなった
ときには、ゲートアレイ２８に構成される論理回路によ
り作りだされた疑似リフレッシュ信号であるＲＦＣＳ信
号およびＲＦＲＳ信号から生成されるＲＡＳｍφ，ＣＡ
Ｓｎφが各ＤＲＡＭ２４へ分配供給され、記憶内容を保
持し続けることができる。従って、セルフリフレッシュ
モードを備えない大容量でかつ安価な１６ＭビットのＤ
ＲＡＭ２４を採用しているにもかかわらず、セルフリフ
レッシュモードの採用を前提としたコンピュータに使用
することができる。例えば携帯用コンピュータ等のよう
にスリープモードを有するコンピュータのメモリ拡張用
として用いられた場合にも、記憶内容が不用意に消滅す
ることが無く、極めて利便なメモリ装置となる。
は、コンピュータのメモリ拡張スロットに装着されたと
き、通常のＤＲＡＭを用いたメモリ装置と同様にそのコ
ンピュータの主記憶領域の一部として機能し、主記憶を
拡張することができる。しかも、コンピュータからリフ
レッシュ用のＲＡＳｍ，ＣＡＳｎが入力されなくなった
ときには、ゲートアレイ２８に構成される論理回路によ
り作りだされた疑似リフレッシュ信号であるＲＦＣＳ信
号およびＲＦＲＳ信号から生成されるＲＡＳｍφ，ＣＡ
Ｓｎφが各ＤＲＡＭ２４へ分配供給され、記憶内容を保
持し続けることができる。従って、セルフリフレッシュ
モードを備えない大容量でかつ安価な１６ＭビットのＤ
ＲＡＭ２４を採用しているにもかかわらず、セルフリフ
レッシュモードの採用を前提としたコンピュータに使用
することができる。例えば携帯用コンピュータ等のよう
にスリープモードを有するコンピュータのメモリ拡張用
として用いられた場合にも、記憶内容が不用意に消滅す
ることが無く、極めて利便なメモリ装置となる。
【００４２】また、ゲートアレイ２８にて構成される論
理回路は、自ら作りだす擬似リフレッシュ信号のＲＦＣ
Ｓ信号およびＲＦＲＳ信号を、ＪＰ２，３操作により１
６μｓｅｃ〜１２８μｓｅｃの任意周波数で出力するこ
とができる。従って、ＤＲＡＭ２４が本来有している記
憶保持能力を最大限に利用し、無駄なリフレッシュ処理
による消費電力の増加を抑制することができる。
理回路は、自ら作りだす擬似リフレッシュ信号のＲＦＣ
Ｓ信号およびＲＦＲＳ信号を、ＪＰ２，３操作により１
６μｓｅｃ〜１２８μｓｅｃの任意周波数で出力するこ
とができる。従って、ＤＲＡＭ２４が本来有している記
憶保持能力を最大限に利用し、無駄なリフレッシュ処理
による消費電力の増加を抑制することができる。
【００４３】以上本発明の実施例について説明したが、
本発明はこうした実施例に何等限定されるものではな
く、ゲートアレイ２８に代えてカスタムＩＣなどその他
のロジック回路を用いたり、メモリ装置２０に電池電源
を備えてコンピュータの電源オフ期間でも記憶内容を保
持するなど、本発明の要旨を逸脱しない種々なる態様に
より具現化することが可能である。
本発明はこうした実施例に何等限定されるものではな
く、ゲートアレイ２８に代えてカスタムＩＣなどその他
のロジック回路を用いたり、メモリ装置２０に電池電源
を備えてコンピュータの電源オフ期間でも記憶内容を保
持するなど、本発明の要旨を逸脱しない種々なる態様に
より具現化することが可能である。
【００４４】
【発明の効果】以上説明したように本発明のＤＲＡＭを
用いたメモリ装置は、コンピュータからのＤＲＡＭのリ
フレッシュを指示する信号が出力されなくなったとき、
所定内の時間間隔でＤＲＡＭリフレッシュのための疑似
リフレッシュ信号を出力することができる。
用いたメモリ装置は、コンピュータからのＤＲＡＭのリ
フレッシュを指示する信号が出力されなくなったとき、
所定内の時間間隔でＤＲＡＭリフレッシュのための疑似
リフレッシュ信号を出力することができる。
【００４５】従って、本発明のメモリ装置は、セルフリ
フレッシュモードが無い安価で大容量のＤＲＡＭを採用
し、かつ、リフレッシュ用の信号が出力されないスリー
プモードを有するといったコンピュータのメモリ拡張用
に使用された場合でも、ＤＲＡＭの記憶内容を保持し続
けることができる。
フレッシュモードが無い安価で大容量のＤＲＡＭを採用
し、かつ、リフレッシュ用の信号が出力されないスリー
プモードを有するといったコンピュータのメモリ拡張用
に使用された場合でも、ＤＲＡＭの記憶内容を保持し続
けることができる。
【００４６】また、疑似リフレッシュ信号を出力する時
間間隔を設定する時間間隔設定部を備えれば、ＤＲＡＭ
の記憶内容保持能力を最大限に活用し、無用なリフレッ
シュ処理に伴う消費電力の増加を抑さえることができ
る。
間間隔を設定する時間間隔設定部を備えれば、ＤＲＡＭ
の記憶内容保持能力を最大限に活用し、無用なリフレッ
シュ処理に伴う消費電力の増加を抑さえることができ
る。
【図１】本発明の一実施例であるＤＲＡＭを用いたメモ
リ装置２０の外観概略を示す平面図である。
リ装置２０の外観概略を示す平面図である。
【図２】メモリ装置２０のメモリアドレスの説明図であ
る。
る。
【図３】リフレッシュ信号ＣＡＳおよびＲＡＳのタイミ
ングチャートである。
ングチャートである。
【図４】メモリ装置２０のゲートアレイ２８に内蔵され
る監視回路の論理回路図である。
る監視回路の論理回路図である。
【図５】メモリ装置２０のゲートアレイ２８に内蔵され
る擬似リフレッシュ信号生成回路の論理回路図である。
る擬似リフレッシュ信号生成回路の論理回路図である。
【図６】同じくゲートアレイ２８に内蔵されるＲＡＳ分
配回路の論理回路図である。
配回路の論理回路図である。
【図７】同じくゲートアレイ２８に内蔵されるＣＡＳ分
配回路の論理回路図である。
配回路の論理回路図である。
【図８】監視回路の論理回路にて作成される各種クロッ
ク信号のタイミングチャートである。
ク信号のタイミングチャートである。
【図９】擬似リフレッシュ信号生成回路から出力される
クロック信号の選択関係の説明図である。
クロック信号の選択関係の説明図である。
２０…メモリ装置 ２２…基板 ２６…接続部 ２８…ゲートアレイ
Claims (2)
- 【請求項１】 所定内の時間間隔で記憶内容のリフレッ
シュを指示する信号が入力された時に、記憶内容をリフ
レッシュするＤＲＡＭを用い、コンピュータのメモリ拡
張用のスロットに装着されたとき前記コンピュータのメ
モリ空間を拡張するメモリ装置において、 前記コンピュータから前記信号が所定期間にわたって出
力されなかったとき、リフレッシュ不能信号を出力する
監視手段と、 該監視手段からリフレッシュ不能信号が出力されたと
き、前記ＤＲＡＭのデータが失われることのない時間間
隔で、前記信号に代わる疑似リフレッシュ信号を出力す
る疑似リフレッシュ手段と、 を備えることを特徴とするＤＲＡＭを用いたメモリ装
置。 - 【請求項２】 疑似リフレッシュ手段が、疑似リフレッ
シュ信号を出力する時間間隔を変更可能な時間間隔設定
部を有する請求項１記載のＤＲＡＭを用いたメモリ装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151465A JPH06338187A (ja) | 1993-05-27 | 1993-05-27 | Ｄｒａｍを用いたメモリ装置 |
| DE69416454T DE69416454T2 (de) | 1993-05-27 | 1994-05-27 | Speichermodul mit einem DRAM-Speicher und Verfahren zur Auffrischung dieses Speichermoduls |
| EP94303860A EP0626695B1 (en) | 1993-05-27 | 1994-05-27 | Memory module using DRAM and method of refreshing the memory module |
| US08/250,715 US5475645A (en) | 1993-05-27 | 1994-05-27 | Memory module using dram and method of refreshing the memory module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151465A JPH06338187A (ja) | 1993-05-27 | 1993-05-27 | Ｄｒａｍを用いたメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338187A true JPH06338187A (ja) | 1994-12-06 |
Family
ID=15519130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5151465A Pending JPH06338187A (ja) | 1993-05-27 | 1993-05-27 | Ｄｒａｍを用いたメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5475645A (ja) |
| EP (1) | EP0626695B1 (ja) |
| JP (1) | JPH06338187A (ja) |
| DE (1) | DE69416454T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295060B1 (ko) * | 1999-06-30 | 2001-07-12 | 윤종용 | 메모리 영역을 열방향으로 분할하여 리프레쉬 동작이 필요치 않는 그래픽 메모리 장치 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737748A (en) * | 1995-03-15 | 1998-04-07 | Texas Instruments Incorporated | Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory |
| KR0172001B1 (ko) * | 1995-12-05 | 1999-03-30 | 윤종용 | 바이오스 메모리의 재프로그램 장치 및 그 방법 |
| US5689677A (en) * | 1995-06-05 | 1997-11-18 | Macmillan; David C. | Circuit for enhancing performance of a computer for personal use |
| US5654929A (en) * | 1995-09-14 | 1997-08-05 | Samsung Electronics Co., Ltd. | Refresh strategy for DRAMs |
| US5619468A (en) * | 1995-12-07 | 1997-04-08 | Advanced Micro Devices, Inc. | Two-stage memory refresh circuit |
| US5890198A (en) * | 1996-10-22 | 1999-03-30 | Micron Technology, Inc. | Intelligent refresh controller for dynamic memory devices |
| US6118719A (en) * | 1998-05-20 | 2000-09-12 | International Business Machines Corporation | Self-initiated self-refresh mode for memory modules |
| US6345002B1 (en) * | 2000-09-22 | 2002-02-05 | Oki Electric Industry Co., Ltd. | RAS monitor circuit and field memory using the same |
| US6449203B1 (en) * | 2001-03-08 | 2002-09-10 | Micron Technology, Inc. | Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs |
| US20020178207A1 (en) * | 2001-03-22 | 2002-11-28 | Mcneil Donald H. | Ultra-modular processor in lattice topology |
| JP4768163B2 (ja) * | 2001-08-03 | 2011-09-07 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US6751159B2 (en) | 2001-10-26 | 2004-06-15 | Micron Technology, Inc. | Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode |
| US7159059B2 (en) * | 2002-03-01 | 2007-01-02 | Mcneil Donald H | Ultra-modular processor in lattice topology |
| US6838331B2 (en) * | 2002-04-09 | 2005-01-04 | Micron Technology, Inc. | Method and system for dynamically operating memory in a power-saving error correction mode |
| US6751143B2 (en) * | 2002-04-11 | 2004-06-15 | Micron Technology, Inc. | Method and system for low power refresh of dynamic random access memories |
| US7143298B2 (en) * | 2002-04-18 | 2006-11-28 | Ge Fanuc Automation North America, Inc. | Methods and apparatus for backing up a memory device |
| DE10306062B3 (de) * | 2003-02-13 | 2004-08-19 | Infineon Technologies Ag | Speichermodul mit einer Mehrzahl von integrierten Speicherbauelementen und einer Refresh-Steuerschaltung |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148195A (ja) * | 1983-02-14 | 1984-08-24 | Hitachi Ltd | 記憶装置のリフレツシユ方式 |
| JPS63239681A (ja) * | 1987-03-26 | 1988-10-05 | Nec Corp | 記憶装置 |
| JPH0478093A (ja) * | 1990-07-13 | 1992-03-12 | Fuji Xerox Co Ltd | メモリ制御装置 |
| JPH04318390A (ja) * | 1991-04-18 | 1992-11-09 | Nec Corp | 半導体メモリ |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542030A (en) * | 1977-06-07 | 1979-01-09 | Toshiba Corp | Protection unit for volatile ic memory |
| JPS63140490A (ja) * | 1986-12-03 | 1988-06-13 | Sharp Corp | ダイナミツクｒａｍ |
| US4887240A (en) * | 1987-12-15 | 1989-12-12 | National Semiconductor Corporation | Staggered refresh for dram array |
| US4977537A (en) * | 1988-09-23 | 1990-12-11 | Dallas Semiconductor Corporation | Dram nonvolatizer |
| JP2898016B2 (ja) * | 1989-06-23 | 1999-05-31 | 新日本製鐵株式会社 | メモリ装置 |
| JPH0391194A (ja) * | 1989-09-04 | 1991-04-16 | Hitachi Ltd | 半導体記憶装置 |
| US5247655A (en) * | 1989-11-07 | 1993-09-21 | Chips And Technologies, Inc. | Sleep mode refresh apparatus |
| US5229970A (en) * | 1991-04-15 | 1993-07-20 | Micron Technology, Inc. | Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown |
| US5262998A (en) * | 1991-08-14 | 1993-11-16 | Micron Technology, Inc. | Dynamic random access memory with operational sleep mode |
| US5365487A (en) * | 1992-03-24 | 1994-11-15 | Texas Instruments Incorporated | DRAM power management with self-refresh |
-
1993
- 1993-05-27 JP JP5151465A patent/JPH06338187A/ja active Pending
-
1994
- 1994-05-27 DE DE69416454T patent/DE69416454T2/de not_active Expired - Fee Related
- 1994-05-27 US US08/250,715 patent/US5475645A/en not_active Expired - Lifetime
- 1994-05-27 EP EP94303860A patent/EP0626695B1/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148195A (ja) * | 1983-02-14 | 1984-08-24 | Hitachi Ltd | 記憶装置のリフレツシユ方式 |
| JPS63239681A (ja) * | 1987-03-26 | 1988-10-05 | Nec Corp | 記憶装置 |
| JPH0478093A (ja) * | 1990-07-13 | 1992-03-12 | Fuji Xerox Co Ltd | メモリ制御装置 |
| JPH04318390A (ja) * | 1991-04-18 | 1992-11-09 | Nec Corp | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295060B1 (ko) * | 1999-06-30 | 2001-07-12 | 윤종용 | 메모리 영역을 열방향으로 분할하여 리프레쉬 동작이 필요치 않는 그래픽 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0626695B1 (en) | 1999-02-10 |
| US5475645A (en) | 1995-12-12 |
| EP0626695A2 (en) | 1994-11-30 |
| DE69416454T2 (de) | 1999-07-22 |
| DE69416454D1 (de) | 1999-03-25 |
| EP0626695A3 (en) | 1995-07-19 |
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