JP2004247037A - 半導体メモリ装置及びワードライン駆動方法。 - Google Patents

Abstract

【課題】 不良ワードラインをスクリーンし、不良ワードラインにブリッジが存在しても、リフレッシュ電流やスタンバイ電流を増加させない半導体メモリ装置及びそのワードライン駆動方法を得る。
【解決手段】 本発明の半導体メモリ装置は、ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせるワードライン駆動信号を発生するバッファ部と、ロウアドレス信号、モードレジスタワードライン信号及びリフレッシュワードライン信号に応答してワードラインをディセーブルさせるワードラインリセット信号を発生するドライバ部とを含む。モードレジスタワードライン信号はモードレジスタに貯蔵された情報である。
【選択図】 図４

Description

本発明は半導体メモリ装置に関するものであり、特に、不良ワードラインをスクリーンすることができ、不良ワードラインにブリッジが存在しても、リフレッシュ電流やスタンバイ電流の増加を防止することができるワードラインドライバ回路及びそのワードライン駆動方法に関するものである。

携帯電話、ＰＤＡなどの携帯用電子装置（Ｍｏｂｉｌｅ Ａｐｐｌｉｃａｔｉｏｎ）に内蔵される半導体メモリ装置は、少ない電力消耗が求められる。これを満足するために、ＤＲＡＭまたは偽似ＳＲＡＭ（Ｐｓｅｕｄｏ ＳＲＡＭ：“ＵＴＲＡＭ”ともいう）は、リフレッシュ電流またはデータ保有電流（ｄａｔａ ｒｅｔｅｎｔｉｏｎ ｃｕｒｒｅｎｔ）などを減らす方案を採用する。一般的に、電力消耗は、回路動作上消耗される電流と不良により発生する電流によって発生する。不良により発生する電流は、例えば、メモリセルの集積度が高くなることによって発生するワードラインとビットラインのブリッジ現象により生じる。ブリッジ現象に伴ってメモリセルが永久的に不良になる場合、ＤＲＡＭまたはＵＴＲＡＭなどのメモリ装置は、不良セルをリダンダンシーセルに代替させるリダンダンシー技術を用いる。ところで、不良セルをリダンダンシーセルに代替しても、ワードラインとビットラインのブリッジ現象による漏洩電流は遮断されない。

図１は一般的なＤＲＡＭ製品で、ワードラインドライバと連結されるビットライン回路部を簡略に示す図面である。これを参照すると、ワードラインドライバ１１０は、ワードラインイネーブル信号ＮＷＥｉとワードライン駆動信号ＰＸｉＤ、及びワードラインリセット信号ＰＸｉＢに応答して選択されたワードライン（ＷＬｉ、ｉ＝０、１）を昇圧電圧レベルで駆動する。ワードライン駆動信号ＰＸｉＤとワードラインリセット信号ＰＸｉＢは、図２のワードライン信号発生部２００を通じて発生する。図２のワードライン信号発生部２００は、ロウアドレッシング信号ＰＸｉを入力してワードライン駆動信号ＰＸｉＤとワードラインリセット信号ＰＸｉＢを発生する。ワードライン駆動信号ＰＸｉＤは、昇圧電圧レベルに発生して、選択されたワードライン（ＷＬｉ、ｉ＝０、１、図１）をイネーブルさせる。ワードラインリセット信号ＰＸｉＢは、選択されないワードライン（ＷＬｉ、ｉ＝０、１、図１）を接地電圧ＶＳＳレベルにリセットさせる。

メモリセルアレイブロック１００は、複数個のメモリセル１０１、１０２が行及び列に配列される。ビットライン回路部には、簡略にビットラインイコライザ回路１２０とビットラインセンスアンプ（Ｓ／Ａ、１３０）が配置される。ビットラインイコライザ回路１２０は、イコライジング信号ＰＥＱに応答して、ビットラインＢＬ、／ＢＬをビットラインプリチャージ電圧ＶＢＬにプリチャージさせる。プリチャージ電圧ＶＢＬは、電源電圧ＶＤＤの半分に該当するすなわち、１／２ＶＤＤ電圧レベルを有する。ビットラインセンスアンプ１３０は、選択されたメモリセルのデータをセンシングする。

ワードラインＷＬ０とビットラインＢＬとの間にブリッジ１４０が生じる場合、この時に、ワードラインＷＬ０が選択されない場合、特に、リフレッシュ時、ビットラインプリチャージ電圧ＶＢＬからイコライジングトランジスタ１２２、ビットラインＢＬ、ブリッジ１４０、ワードラインＷＬ０、リセットトランジスタ１１２、及び接地電圧ＶＳＳに通じる漏洩電流経路が形成される。リフレッシュ時、漏洩電流経路は図３の動作タイミング図を参照して説明する。

図３を参照すると、セルフリフレッシュ時、内部カウンタ信号の１サイクル上昇エッジで、リフレッシュ信号ＰＲがロジックハイレベルにイネーブルされ（ａ）、リフレッシュ信号ＰＲに応答して、ロウアドレス信号ＰＸｉはロジックハイレベルに（ｂ）に、ワードラインイネーブル信号ＮＷＥｉがロジックハイレベルに（ｃ）、イコライジング信号ＰＥＱはロジックローレベルに発生する（ｄ）。ロジックハイレベルのロウアドレス信号ＰＸｉに応答して、ワードラインリセット信号ＰＸｉＢはロジックローレベルに（ｅ）、ワードラインドライバ信号ＰＸｉＤはロジックハイレベルに発生する（ｆ）。以後、内部カウンタ信号の１サイクル下降エッジで、リフレッシュ信号ＰＲはロジックローレベルに（ｇ）、ロウアドレス信号ＰＸｉはロジックローレベルに（ｈ）、ワードラインイネーブル信号ＮＷＥｉはロジックローレベルに（ｉ）、イコライジング信号ＰＥＱはロジックハイレベルに発生する（ｊ）。ロジックローレベルのロウアドレス信号ＰＸｉに応答してワードラインリセット信号ＰＸｉＢはロジックハイレベルに（ｋ）、ワードラインドライバ信号ＰＸｉＤはロジックローレベルに発生する（ｌ）。

ここで、ロジックハイレベルのイコライジング信号ＰＥＱに応答して、イコライジングトランジスタ（１２２、図１）がターンオンされ、ロジックハイレベルのワードラインリセット信号ＰＸｉＢに応答して、リセットトランジスタ（１１２、図１）がターンオンされる。これによって、ビットラインプリチャージ電圧ＶＢＬからイコライジングトランジスタ１２２、ビットラインＢＬ、ブリッジ１４０、ワードラインＷＬ０、リセットトランジスタ１１２、及び接地電圧ＶＳＳに通じる漏洩電流経路が形成される。このような漏洩電流経路はリフレッシュ時リフレッシュ電流を増加させる。または、スタンバイ状態である時のスタンバイ電流を増加させる。これらモバイル製品のバッテリ寿命を短くする原因になる。

一方、このようなブリッジ現象が発生したワードラインまたは不良ワードラインをスクリーンすることができる方案も求められる。

したがって、不良ワードラインをスクリーンし、ワードラインとビットラインとの間にブリッジが存在しても、リフレッシュ電流やスタンバイ電流を増加させない半導体メモリ装置が必要である。

本発明の第１目的は、不良ワードラインをスクリーンすることができる半導体メモリ装置を提供することにある。

本発明の第２の目的は、ブリッジが存在しても、リフレッシュ電流やスタンバイ電流を増加させない半導体メモリ装置を提供することにある。

本発明の第３の目的は、不良ワードラインをスクリーンすることができ、不良ワードラインにブリッジが存在しても、リフレッシュ電流やスタンバイ電流を増加させない半導体メモリ装置を提供することにある。

本発明の第４の目的は、前記半導体メモリ装置のワードライン駆動方法を提供することにある。

上述の目的を達成するために、本発明の半導体メモリ装置の一例は、ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせるワードライン駆動信号を発生するバッファ部と、ロウアドレス信号及び不良ワードラインをスクリーンするモードレジスタワードライン信号に応答して前記ワードラインをディセーブルさせるワードラインリセット信号を発生するドライバ部とを含む。

前記別の目的を達成するために、本発明の半導体メモリ装置は、ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせるワードライン駆動信号を発生するバッファ部と、ロウアドレス信号及びリフレッシュ動作の間発生するリフレッシュワードライン信号に応答して前記ワードラインをディセーブルさせるワードラインリセット信号を発生するドライバ部とを含む。

前記また別の目的を達成するために、本発明の半導体メモリ装置は、ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせるワードライン駆動信号を発生するバッファ部と、ロウアドレス信号、不良ワードラインをスクリーンするモードレジスタワードライン信号及びリフレッシュ動作の間発生するリフレッシュワードライン信号に応答してワードラインをディセーブルさせるワードラインリセット信号を発生するドライバ部とを含む。モードレジスタワードライン信号は、モードレジスタに貯蔵された情報である。

ドライバ部は、モードレジスタワードライン信号とリフレッシュワードライン信号を入力する第１ＮＯＲゲートと、ＮＯＲゲートの出力を反転するインバータと、ロウアドレス信号はインバータの出力を入力してワードラインリセット信号を出力する第２ＮＯＲゲートとを含む。半導体メモリ装置は、リフレッシュワードライン信号を発生するリフレッシュ信号発生部をさらに含み、リフレッシュ信号発生部は、リフレッシュマスタ信号に応答して所定のオシレーション信号を発生するオシレーション部と、オシレーション信号を所定の回数に分周させて分周信号を発生する分周部と、分周信号を選択し、分周信号の一定の周期を決めて、自動リフレッシュパルス信号を発生する自動パルス発生部と、自動リフレッシュパルス信号及びリフレッシュマスタ信号の遅延信号に応答してリフレッシュスタート信号発生部と、リフレッシュマスタ信号の遅延信号及びリフレッシュスタート信号に応答してリフレッシュワードライン信号を発生するリフレッシュワードライン信号発生部と、を含む。リフレッシュマスタ信号は、モードレジスタに貯蔵されたリフレッシュ情報である。

前記さらに別の目的を達成するために、本発明のワードライン駆動方法は、ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせる段階と、ロウアドレス信号、モードレジスタワードライン信号及びリフレッシュワードライン信号に応答してワードラインをディセーブルさせる段階とを含む。ワードライン駆動方法は、前記モードレジスタワードライン信号をモードレジスタから受信する。

ワードライン駆動方法は、リフレッシュマスタ信号からオシレーション信号を発生する段階と、オシレーション信号を分周させて所定の分周率を有する分周信号を発生する段階と、分周信号に応答して自動リフレッシュパルス信号を発生する段階と、自動リフレッシュパルス信号及びリフレッシュマスタ信号の遅延信号に応答してリフレッシュスタート信号を発生する段階と、リフレッシュスタート信号及びリフレッシュマスタ信号の遅延信号に応答してリフレッシュワードライン信号を発生する段階とを含む。リフレッシュマスタ信号はモードレジスタに貯蔵されたセルフリフレッシュ情報である。

本発明によると、ＭＲＳワードライン信号を使用して不良ワードラインをスクリーンすることができ、ワードラインとビットラインとの間にブリッジが存在しても、リフレッシュワードラインを使用して、ビットラインプリチャージ電圧と接地電圧との間の電流経路を遮断させるので、リフレッシュ電流とスタンバイ電流の増加を防止することができる。

以下、本発明の望ましい実施の形態の詳細な説明が、添付の図面を参照して説明されるであろう。図面において、参照符号及び同一の構成要素に対しては、他の図面上に表示されても、可能であれば、同一の参照番号及び符号で示していることは明白である。

図４は、本発明の一実施の形態によるワードライン信号発生部を示す図面である。これを参照すると、ワードライン信号発生部４００は、バッファ部４１０と第１乃至第３ドライバ部４２０、４３０、４４０を含む。バッファ部４１０は、ロウアドレス信号ＰＸｉを入力してワードライン駆動信号ＰＸｉＤを発生する。第１ドライバ部４２０は、ＭＲＳワードライン信号ＭＲＳ＿ＷＬとリフレッシュワードライン信号ＰＳＥＬＦ＿ＷＬとを入力するＮＯＲゲートで構成される。第２ドライバ部４２０は、第１ドライバ部４２０の出力を反転するインバータで構成される。第３ドライバ部４４０は、第２ドライバ部４３０の出力とロウアドレス信号ＰＸｉを入力するＮＯＲゲートとで構成され、その出力にワードラインリセット信号ＰＸｉＢを発生する。ＭＲＳワードライン信号ＭＲＳ＿ＷＬは、モードレジスタＭＲＳに貯蔵されるビット信号として、図５のタイミング図により発生する。リフレッシュワードライン信号ＰＳＥＬＦ＿ＷＬは、リフレッシュ動作、特に、セルフリフレッシュ動作の間発生する信号として、以後に、図６乃至図８を参照して説明される。

図５を参照すると、半導体メモリ装置は、例えばＳＤＲＡＭのモードレジスタＭＲＳセッティングのため、クロック信号ＣＬＫの下降エッジ区間で、ＲＡＳ信号／ＲＡＳ、ＣＡＳ信号／ＣＡＳ、及び書き込みイネーブル信号／ＷＥのロジックローレベル活性化である時、所定のアドレス信号ＡＤＤＲが入力される。所定のアドレスピンＡ０〜Ａｎ、ＢＡ０〜ＢＡ１の状態に対応されるアドレス信号ＡＤＤＲが、モードレジスタＭＲＳに貯蔵される。一般的に、モードレジスタＭＲＳは機能フィールドに従って様々なフィールドに分け、ＣＡＳレイタンシー、バーストタイプ、バースト長さ、テストモード、及び様々なベンダー要求オプション（ｖｅｎｄｅｒ ｓｐｅｃｉｆｉｃ ｏｐｔｉｏｎｓ）がプログラムされる。

ここに、モードレジスタＭＲＳは、テスト時、ワードラインとビットラインとの間のブリッジ不良またはワードライン不良をスクリーンするＭＲＳワードライン信号ＭＲＳ＿ＷＬ情報を追加的に含む。モードレジスタＭＲＳセッティングのため必要な２クロックサイクルの後、ＳＤＲＡＭは、ＭＲＳワードライン信号ＭＲＳ＿ＷＬ状態に従って正常動作、またはテスト動作を実行する。正常動作時、ＭＲＳワードライン信号ＭＲＳ＿ＷＬはロジックローレベルに設定されて、イネーブルされないワードラインを接地電圧レベルに取っておく。これは、イネーブルされないワードラインを確実にディセーブルさせて、ワードラインと連結されるメモリセルに貯蔵されたデータを維持させるためである。

一方、テスト時、ＭＲＳワードライン信号ＭＲＳ＿ＷＬはロジックハイレベルに設定されて、図４のワードライン信号発生部４００のワードラインリセット信号ＰＸｉＢをロジックローレベルにセッティングする。ローレベルのワードラインリセット信号ＰＸｉＢは、図１のＮＭＯＳトランジスタ１１２をターンオフさせて、接地電圧ＧＮＤへの経路を遮断する。これは、ワードラインリセット信号ＰＸｉＢと関連したワードラインをフローティングさせる。フローティングされたワードラインに連結されたメモリセルデータを読み出し、以前書き込みデータと比較して、データパターンが異なると、フローティングされたワードラインに不良、例えば、ブリッジ、メモリセル不良などの不良の原因があることを意味する。このような方式で、不良ワードラインをスクリーンする。

図６はリフレッシュ信号発生部を示す図面である。これを参照すると、リフレッシュ信号発生部６００は、オシレータ６１０、分周器６２０、自動パルス発生部６３０、遅延部６４０、リフレッシュスタート信号発生部６５０、及びリフレッシュワードライン信号発生部６６０を含む。オシレータ６１０は、セルフリフレッシュマスタ信号ＰＳＥＬＦに応答して、所定のオシレーション信号ＰＯＳＣを発生する。セルフリフレッシュマスタ信号ＰＳＥＬＦは、モードレジスタＭＲＳに貯蔵されたセルフリフレッシュ情報により発生する。分周器６２０は、オシレーション信号ＰＯＳＣを所定の回数に分周させて分周信号Ｑｉを発生する。分周信号Ｑｉは、オシレーション信号ＰＯＳＣに対して２分周、４分周、８分周、．．．などに発生する。

自動パルス発生部６３０は、所定の分周信号Ｑｉを選択して、分周信号Ｑｉの一定の周期を決めて、自動リフレッシュパルス信号ＰＲＦＨを発生する。自動パルス発生部６３０の動作、すなわち自動にパルスを発生させる方法は、当業者に自明である。遅延部６４０は、セルフリフレッシュマスタ信号ＰＳＥＬＦを所定の時間遅延させて、リフレッシュ遅延信号ＰＤＥＬＦＤを発生する。リフレッシュスタート信号発生部６５０は、リフレッシュ遅延信号ＰＳＥＬＦＤと自動リフレッシュパルス信号ＰＲＦＨに応答して、リフレッシュスタート信号ＳＲＳＰを発生する。リフレッシュスタート信号ＳＲＳＰは、リフレッシュ遅延信号ＰＳＥＬＦＤがロジックハイレベルである区間で、自動リフレッシュパルス信号ＰＲＦＨに従って発生する信号である。リフレッシュワードライン信号発生部６６０は、リフレッシュスタート信号ＳＲＳＰとリフレッシュ遅延信号ＰＳＥＬＦＤに応答してリフレッシュワードライン信号ＰＳＥＬＦ＿ＷＬを発生する。リフレッシュワードライン信号発生部６６０の具体的な回路図は、図７に示す。

図７を参照すると、リフレッシュワードライン信号発生部６６０はリフレッシュ遅延信号ＰＳＥＬＦＤを入力し、反転した出力をＮＯＲゲート７０８に伝達するインバータ７０２、リフレッシュスタート信号ＳＲＳＰを入力し、その出力をＮＯＲゲート７０８に伝達するインバータ７０４、７０６、インバータ７０６の出力を遅延させ、これを反転させるインバータ７１０、７１２、７１４、７１６、７１８、及びインバータ７０２、７０６、７１８によりリフレッシュワードライン信号ＰＳＥＬＦ＿ＷＬを出力するＮＯＲｇ−と７０８を含む。リフレッシュワードライン信号発生部６６０は、リフレッシュ遅延信号ＰＳＥＬＦＤのハイレベル区間の間ワードラインスタート信号ＳＲＳＰのローレベルへの遷移に応答して所定のパルス幅を有するハイレベルパルス信号を発生する。

図８は図６及び図７のリフレッシュ信号発生部の動作タイミングを説明する図面である。これを参照すると、セルフリフレッシュマスタ信号ＰＳＥＬＦに応答してオシレーション信号ＰＯＳＣが発生する（１）。オシレーション信号ＰＯＳＣを２分周させて第１分周信号Ｑ０を発生させ（２）、以後、第１分周信号Ｑ０を所定の回数に分周させて所定の分周率を有する分周信号Ｑｉが発生する（３）。分周信号Ｑｉに応答して自動リフレッシュパルス信号ＰＲＦＨが発生する（４）。リフレッシュ遅延信号ＰＳＥＬＦＤがハイレベルに活性化区間の間、自動リフレッシュパルス信号ＰＲＦＨに応答してリフレッシュスタート信号ＳＲＳＰが発生し（５）、リフレッシュスタート信号ＳＲＳＰに応答してリフレッシュワードライン信号ＰＳＥＬＦ＿ＷＬが発生する（６）。

図９はリフレッシュワードライン信号の動作タイミングを説明する図面である。これを参照すると、先の説明での図３のセルフリフレッシュ動作中、一つのワードラインをリフレッシュさせるサイクル（１ ＣＹＣ）の間内部カウンタ信号により、リフレッシュワードライン信号ＰＳＥＬＦ＿ＷＬがロジックハイレベルパルスに発生すると（（ｍ）、（ｎ））、図４のワードライン信号発生部４００のワードラインリセット信号ＰＸｉＢをロジックローレベルパルスにセッティングする（ｏ）。これは、図１のＮＭＯＳトランジスタ１１２をターンオフさせて、接地電圧ＧＮＤへの経路を遮断する。これによって、ワードラインＷＬとビットラインＢＬとの間にブリッジが存在しても、リフレッシュの間、ビットラインプリチャージ電圧ＶＢＬから接地電圧ＧＮＤへの電流経路が形成されないので、リフレッシュ電流の増加を防止することができる。

以上、本発明は、実施の形態をあげて記述したが、これは例示的なことに過ぎず、本発明の技術的思想及び範囲を制限または限定することではない。例えば、本発明のリフレッシュワードライン信号がセルフリフレッシュモードで発生する例に対して記述しているが、セルフリフレッシュモードの以外に、ノーマルリフレッシュモードでも発生することができることはもちろんである。したがって、本発明の技術的思想及び範囲を逸脱しない限度内で様々な変化及び変更が可能であることはもちろんである。

一般的なＤＲＡＭ製品での漏洩電流経路を代表的に簡略に示す図面である。 一般的なワードライン信号発生部過程を示す回路図である。 図１及び図２によるリフレッシュ動作タイミング図を示す図面である。 本発明の一実施の形態によるワードライン信号発生部を示す図面である。 モードレジスタワードライン信号を発生する動作タイミングを説明する図面である。 本発明の一実施の形態によるリフレッシュ信号発生部を説明する図面である。 図６のリフレッシュワードライン信号発生部を説明する図面である。 図６及び図７のリフレッシュ信号発生部の動作タイミングを説明する図面である。 本発明のリフレッシュワードライン信号の動作タイミングを示す図面である。

符号の説明

４００ ワードライン信号発生部
４１０ バッファ部
４２０ 第１ドライバ部
４３０ 第２ドライバ部
４４０ 第３ドライバ部

Claims (19)

1. ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせるワードライン駆動信号を発生するバッファ部と、
   前記ロウアドレス信号及び不良ワードラインをスクリーンするモードレジスタワードライン信号に応答して前記ワードラインをディセーブルさせるワードラインリセット信号を発生するドライバ部と、を備えることを特徴とする半導体メモリ装置。
2. 前記モードレジスタワードライン信号は、
   モードレジスタに貯蔵された情報であることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記バッファ部は、
   インバータで構成されることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記ドライバ部は、
   前記ロウアドレス信号及び前記モードレジスタワードライン信号を入力して前記ワードラインリセット信号を発生するＮＯＲゲートであることを特徴とする請求項１に記載の半導体メモリ装置。
5. ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせるワードライン駆動信号を発生するバッファ部と、
   前記ロウアドレス信号及びリフレッシュ動作の間発生するリフレッシュワードライン信号に応答して前記ワードラインをディセーブルさせるワードラインリセット信号を発生するドライバ部と、を備えることを特徴とする半導体メモリ装置。
6. 前記モードレジスタワードライン信号は、
   モードレジスタに貯蔵された情報であることを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記バッファ部は、
   インバータで構成されることを特徴とする請求項５に記載の半導体メモリ装置。
8. 前記ドライバ部は、
   前記ロウアドレス信号及び前記モードレジスタワードライン信号を入力して前記ワードラインリセット信号を発生するＮＯＲゲートであることを特徴とする請求項５に記載の半導体メモリ装置。
9. 前記半導体メモリ装置は、
   前記リフレッシュワードライン信号を発生させるリフレッシュ信号発生部をさらに備え、
   前記リフレッシュ信号発生部は、
   リフレッシュマスタ信号に応答して所定のオシレーション信号を発生するオシレーション部と、
   前記オシレーション信号を所定の回数に分周させて分周信号を発生する分周部と、
   前記分周信号を選択し、前記分周信号の一定の周期を決めて、自動リフレッシュパルス信号を発生する自動パルス発生部と、
   前記自動リフレッシュパルス信号及び前記リフレッシュマスタ信号の遅延信号に応答してリフレッシュスタート信号発生部と、
   前記リフレッシュマスタ信号の遅延信号及び前記リフレッシュスタート信号に応答してリフレッシュワードライン信号を発生するリフレッシュワードライン信号発生部と、を備えることを特徴とする請求項５に記載の半導体メモリ装置。
10. 前記リフレッシュマスタ信号は、
    モードレジスタに貯蔵されたセルフリフレッシュ情報であることを特徴とする請求項９に記載の半導体メモリ装置。
11. ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせるワードライン駆動信号を発生するバッファ部と、
    前記ロウアドレス信号、不良ワードラインをスクリーンするモードレジスタワードライン信号及びリフレッシュ動作の間発生するリフレッシュワードライン信号に応答して前記ワードラインをディセーブルさせるワードラインリセット信号を発生するドライバ部と、を備えることを特徴とする半導体メモリ装置。
12. 前記モードレジスタワードライン信号は、
    モードレジスタに貯蔵された情報であることを特徴とする請求項１１に記載の半導体メモリ装置。
13. 前記ドライバ部は、
    前記モードレジスタワードライン信号と前記リフレッシュワードライン信号を入力する第１ＮＯＲゲートと、
    前記ＮＯＲゲートの出力を反転するインバータと、
    前記ロウアドレス信号と前記インバータの出力を入力して、前記ワードラインリセット信号を出力する第２ＮＯＲゲートと、を備えることを特徴とする請求項１１に記載の半導体メモリ装置。
14. 前記半導体メモリ装置は、
    前記リフレッシュワードライン信号を発生させるリフレッシュ信号発生部をさらに備え、
    前記リフレッシュ信号発生部は、
    リフレッシュマスタ信号に応答して所定のオシレーション信号を発生するオシレーション部と、
    前記オシレーション信号を所定の回数に分周させて分周信号を発生する分周部と、
    前記分周信号を選択し、前記分周信号の一定の周期を決めて、自動リフレッシュパルス信号を発生する自動パルス発生部と、
    前記自動リフレッシュパルス信号及び前記リフレッシュマスタ信号の遅延信号に応答してリフレッシュスタート信号発生部と、
    前記リフレッシュマスタ信号の遅延信号及び前記リフレッシュスタート信号に応答してリフレッシュワードライン信号を発生するリフレッシュワードライン信号発生部と、を備えることを特徴とする請求項１１に記載の半導体メモリ装置。
15. 前記リフレッシュマスタ信号は、
    モードレジスタに貯蔵されたセルフリフレッシュ情報であることを特徴とする請求項１１に記載の半導体メモリ装置。
16. ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせる段階と、
    前記ロウアドレス信号、不良ワードラインをスクリーンするモードレジスタワードライン信号及びリフレッシュ動作の間発生するリフレッシュワードライン信号に応答して前記ワードラインをディセーブルさせる段階と、を備えることを特徴とするワードライン駆動方法。
17. 前記ワードライン駆動方法は、
    前記モードレジスタワードライン信号をモードレジスタから受信することを特徴とする請求項１６に記載のワードライン駆動方法。
18. 前記ワードライン駆動方法は、
    リフレッシュマスタ信号からオシレーション信号を発生する段階と、
    前記オシレーション信号を分周させて所定の分周率を有する分周信号を発生する段階と、
    前記分周信号に応答して自動リフレッシュパルス信号を発生する段階と、
    前記自動リフレッシュパルス信号及び前記リフレッシュマスタ信号の遅延信号に応答してリフレッシュスタート信号を発生する段階と、
    前記リフレッシュスタート信号及び前記リフレッシュマスタ信号の遅延信号に応答して前記リフレッシュワードライン信号を発生する段階と、を備えることを特徴とする請求項１６に記載のワードライン駆動方法。
19. 前記リフレッシュマスタ信号は、
    モードレジスタに貯蔵されたセルフリフレッシュ情報であることを特徴とする請求項１８に記載のワードライン駆動方法。

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