KR100495201B1 - 메모리 디바이스 명령 신호 발생기 - Google Patents

메모리 디바이스 명령 신호 발생기 Download PDF

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Abstract

동적 랜덤 액세스 메모리에 대한 명령 발생기는, 클럭 속도의 함수인 초기 카운터값으로부터 카운터를 감소시킨다. 카운터의 출력은 DRAM에 대한 다양한 명령 신호들을 발생하도록 디코딩된다. 특히, 각 명령 신호는 각 카운터값에 의해 발생되고, 카운터값들과 명령 신호들 사이의 대응관계는 클럭 속도의 함수이다. 카운터는 더 높은 클럭 속도들에서 더 큰 초기값으로부터 감소되고, 명령 신호들은 일반적으로 더 높은 클럭 속도에 대한 더 높은 카운터값들에서 디코더에 의해 발생된다. 명령 신호들의 타이밍과 메모리 액세스 동안 발생하는 클럭 사이클들의 수 사이에 대응관계가 부족한 결과로, 명령 신호들의 타이밍은 클럭 속도에서의 실질적인 변화에도 불구하고 원하는 DRAM의 속도를 최적화하도록 선택될 수도 있다.

Description

메모리 디바이스 명령 신호 발생기{Memory device command signal generator}
본 발명은 메모리 디바이스들에 대한 명령 신호 발생기들에 관한 것으로, 특히, 클럭 속도의 함수로서 변할 수 있는 메모리 디바이스 명령들의 시퀀스(sequence)를 발생하는 명령 신호 발생기에 관한 것이다.
동적 랜덤 액세스 메모리(DRAM)의 동작 시, 특정 기능들이 소정의 시퀀스로 발생되어야 한다. 이러한 기능들은 일반적으로 명령 발생기에 의해 생기는 각 명령 신호들에 응답하여 실행된다. 명령 신호의 타이밍은 일반적으로 클럭 신호의 에지에 제한되거나 클럭 신호의 에지 이후 소정의 시간에 발생하는 클럭 신호에 의해 제어된다. DRAM이 명령들을 처리하는 레이트는 명령들에 응답하여 기능들을 실행하는데 걸리는 시간량에 의해 제한된다. 대부분의 기능들에서, 그 기능들을 실행하는 최소 시간들은 DRAM의 제조자에 의해 지정된다. 그러나, 명령들은 일반적으로 클럭 신호들에 응답하여 발생되므로, DRAM이 그 기능들을 실행해야 하는 시간량은 클럭 속도에 의해 제어된다. 예를 들면, 도 1a에 도시된 바와 같이, 메모리 판독 명령(10)은 종래의 메모리 제어기에 의해 발생되고 시간(t0)에서 클럭 신호(12)로 등록된다. 또한, 도 1a에 도시된 바와 같이, 데이터가 DRAM으로부터 판독될 수 있기 전에 DRAM에서 발생해야 하는 많은 동작들로 인해, 판독 동작을 완료하기 위해서는 4개의 클럭 사이클들이 요구된다. 따라서, 데이터 비트(14)는 시간(t1)까지 데이터 버스상에 주어지지 않는다. 따라서, 데이터 비트(14)를 데이터 버스에 인가함으로써 판독 명령(10)이 발생하는 것부터 완전한 명령 처리까지의 경과 시간은 Δta이다. 경과 시간은 클럭(12)의 속도를 증가시킴으로써 감소될 수 있다. 그러나, 클럭의 속도에 관계없이, DRAM은 그 기능들을 완료하기 위한 특정한 최소 시간을 요구한다. 그 이상으로 클럭 속도를 높이는 것은, 기능들을 수행하기 위해 요구되는 시간량을 감소시키지 못한다.
비록 클럭이 최대 속도 또는 그 부근에 있을 때 DRAM들이 최적 속도로 동작하더라도, 이들은 더 낮은 클럭 속도들에 응답하여 최적 속도에서 멀게 동작한다. 도 1b를 참고로, 클럭 신호(20)는 단지 도 1a에서의 클럭(12)의 절반인 주파수나 속도를 갖는다. 또한, 판독 명령(22)은 시간(t0)에서 클럭(20)으로 기재되고, 데이터 비트(24)는 4개의 클럭 사이클 이후에 데이터 버스에 인가된다. 그러나, 더 낮은 속도 클럭(20)으로 인해, 데이터 비트(24)는 t2까지 데이터 버스에 인가되지 않는다. 더 낮은 클럭 속도의 결과에 따라, 판독 명령(22)의 발생과 완전한 명령 처리 사이의 경과 시간은 Δta 기간의 두배인 Δtb이다. 따라서, 클럭 신호와 명령 신호들의 발생 사이의 고정된 관계를 사용함으로써, 종래 DRAM들은 때때로 비교적 느린 클럭 신호를 수신할 때 최적의 속도로부터 거리가 멀게 동작된다.
이 기술분야에 숙련된 사람들은 도 1a 및 도 1b의 타이밍도가 DRAM에 인가된 복수의 다른 신호들을 생략한 것으로 이해할 것이다. 이 신호들은 간략히 하기 위해 생략되었다. 또한, 이 기술분야에 숙련된 사람들은 명령 신호들(10, 22)이 사실상 일반적으로 간단히 명령으로서 칭하여지는 다른 신호들의 조합으로 구성됨을 이해할 것이다. 이 신호들의 정확한 특성은 DRAM의 특성에 의존하지만, 상술되는 원리는 비동기 DRAM들, 동기 DRAM들, 및 패킷화된 DRAM들을 포함하는 모든 종류의 DRAM들에 적용가능하다. 또한, 비록 클럭 신호와의 고정된 관계에 따라 명령 신호들을 발생하는 것으로 인한 문제점이 DRAM들을 참조하여 설명되지만, 그 문제점의 설명 뿐만 아니라 본 발명의 바람직한 실시예에 의해 제공되는 해결책도 클럭 신호에 응답하여 명령 신호들을 발생하는 다른 집적 회로들에 적용가능하다.
도 1a 및 도 1b는 종래의 동적 랜덤 액세스 메모리에서 명령들의 처리와 클럭 신호들 사이의 관계를 설명하는 타이밍도.
도 2는 본 발명의 바람직한 실시예의 기본 개념을 설명하는 도면.
도 3은 본 발명의 바람직한 실시예에 대한 블록도.
도 4는 도 3의 바람직한 실시예에서 주어지는 다양한 신호들 사이의 관계를 설명하는 타이밍도.
도 5는 도 3의 바람직한 실시예에서 사용되는 시프트 레지스터로부터 출력되고 그에 인가되는 신호들을 설명하는 타이밍도.
도 6은 도 3의 바람직한 실시예에 사용되는 카운터 시작 논리의 논리도.
도 7은 도 6의 카운터 시작 논리에서 주어지는 다양한 신호들을 도시하는 타이밍도.
도 8은 도 3의 바람직한 실시예에 사용되는 카운터 제어 회로의 개략 논리도.
도 9는 도 3의 바람직한 실시예에 사용되는 디코더 회로의 일부분을 도시하는 논리도.
도 10은 도 3의 명령 발생기를 포함하는 DRAM의 블록도.
도 11은 도 10의 DRAM을 포함하는 컴퓨터 시스템의 블록도.
메모리 디바이스에서 명령 신호들을 발생하기 위한 명령 발생기는 복수의 클럭 속도들 중 임의의 하나를 가질 수 있는 클럭 신호에 응답하여 명령 신호들의 시퀀스를 발생하는 시퀀서(sequencer)를 포함한다. 명령 신호들의 각 시퀀스는 바람직하게 각각의 클럭 속도에 대응하고, 시퀀서는 클럭 속도의 함수로서 시퀀스들 중 하나를 선택한다. 시퀀서는 카운터와 디코더를 포함할 수도 있다. 카운터는 클럭 신호를 수신하고, 클럭 신호에 응답하여 증가 또는 감소되는 카운터값을 제공한다. 디코더는 각 카운터값들에 대응하는 각 시퀀스내의 명령 신호들로 복수의 명령 신호들의 시퀀스들 중 하나를 발생한다. 명령 신호들의 시퀀스들 각각은 각 클럭 속도에 대응하고, 디코더는 클럭 속도의 함수로서 시퀀스들 중 하나를 선택한다. 따라서, 각 명령 신호와 각 카운터값 사이의 대응관계는 클럭 속도의 함수이다. 명령 발생기는 또한 카운터에 연결된 카운터 로드(load) 회로를 포함할 수도 있다. 카운터 로드 회로는 클럭 속도의 함수인 카운터에 초기 카운트를 로드시킨다. 이어서, 카운터는 클럭 신호에 응답하여 초기값으로부터 증가 또는 감소된다. 명령 발생기는 또한 클럭 신호에 응답하여 카운터가 증가 또는 감소되도록 허용하는 카운터 인에이블 신호를 발생하는 카운터 인에이블 회로를 포함할 수도 있다. 카운터 인에이블 회로(MAY)는 래치(latch) 회로 및 카운터 시작 회로를 포함한다. 래치 회로는 시작 신호에 응답하여 카운터 인에이블 신호를 발생하고, 중단 신호에 응답하여 카운터 인에이블 신호를 종료시킨다. 카운터 시작 회로는 시작 신호를 발생하고, 클럭 신호의 미리 결정된 부분들을 검출하는 클럭 검출기 및 클럭 검출기에 연결된 가변 지연 인에이블 회로를 포함한다. 가변 지연 인에이블 회로는, 플래그(flag) 신호의 수신으로부터 미리 결정된 수의 클럭 신호의 사이클이 경과된 이후에, 클럭 신호의 검출된 소정의 일부분들 중 하나에 응답하여 시작 신호를 발생한다. 명령 발생기는 임의의 종류의 동적 랜덤 액세스 메모리나 컴퓨터 시스템의 일부가 될 수도 있는 다른 회로에 사용될 수도 있다.
본 발명의 바람직한 실시예를 설명하기 전에, 바람직한 실시예의 동작 이론이 도 2를 참고로 설명될 것이다. 도 2는 카운터와 디코더(이후 설명됨)의 상태를 나타내는 도면으로, 카운터는 클럭 신호에 응답하여 초기값으로부터 0으로 감소된다. 카운터의 최대 초기값은 255이다. 다양한 카운터값들에서, 디코더는 각 DRAM에 판독 명령 신호들을 발생하고, 그 일부가 도 2에 도시되어 있다. 도면의 좌측에 리스트된 각 카운터값들은 클럭 신호의 주파수가 800MHz일 때 디코더에 의해 발생되는 명령 신호들이다. 도 2에서 도면의 우측에 리스트된 각 카운터값들은 클럭 신호의 주파수가 400MHz일 때 발생되는 것과 동일한 명령 신호들이다.
도 2에 도시된 바와 같이, 클럭 주파수가 800MHz일 때, 카운터는 255(*로 표시됨)로부터 감소되기 시작한다. 이어서, 약 카운트 240에서는 외부 행(row) 어드레스가 래치되고, 약 카운트 208에서는 행 어드레스가 디코딩되고, 약 카운트 170에서는 행이 선충전(precharge)되어 평형상태에 이르고, 약 카운트 135에서는 외부에서 인가된 열(column) 어드레스가 디코딩되고, 카운트 112에서는 디코딩된 열 어드레스에 대응하는 감지 증폭기들이 인에이블되고, 약 카운트 65에서는 어드레스 지정된 행이 인에이블되며, 약 카운트 30에서는 데이터 경로가 인에이블된 감지 증폭기의 디지트선들을 외부 데이터 버스 단자에 접속한다.
또한 도 2에 도시된 바와 같이, 똑같은 이 판독 명령들은 또한 이들이 실질적으로 더 낮은 카운트값들에서 발생되고 카운터가 약 150으로부터 감소되기 시작하는 것을 제외하고, 클럭 속도가 400MHz일 때 디코더에 의해 발생된다. 약 카운트 135에서는 외부 행 어드레스가 래치되고, 약 카운트 120에서는 행 어드레스가 디코딩되고, 약 카운트 96에서는 행이 선충전되어 평형상태로 되고, 약 카운트 70에서는 외부에서 인가되는 열 어드레스가 디코딩되고, 약 카운트 50에서는 열 어드레스에 대한 감지 증폭기들이 인에이블되고, 약 카운트 32에서는 어드레스된 행이 인에이블되며, 약 카운트 10에서는 데이터 경로가 데이터를 인에이블된 감지 증폭기의 디지트선들로부터 외부 데이터 버스 단자로 접속한다. 비록 도 2의 우측에 리스트된 명령 신호들이 실질적으로 나중의 카운트값들에서 발생되더라도, 이는 메모리 액세스의 시작과 실질적으로 같은 시간에 발생한다는 것을 유념해야 한다. 400MHz와 비교해 클럭 주파수가 800MHz일 때 명령 신호들 사이에서 약 2배의 클럭 펄스들이 발생되더라도, 더 높은 클럭 속도로 인해, 명령 신호들은 결코 같은 시간대에 발생되지 않는다. 그러나, 명령 신호들의 타이밍이 완전하게 선형이 아닐 수도 있다는 것을 강조하여야 한다. 예를 들어, 400MHz 클럭 신호에 대한 카운트값 40에서 발생될 수도 있는 명령 신호는 800MHz 클럭 신호에 대한 카운트값 80에서 발생되지 않을 수도 있다. 그러나, 소정의 명령 신호는 일반적으로 더 높은 클럭 주파수에 대해 더 높은 카운트값에서 발생될 것이다. 클럭 사이클의 수와 명령 신호들의 발생 사이의 고정된 관계를 제거함으로써, 명령 발생기는 다양한 클럭 속도들에 대해 최적의 레이트로 명령 신호를 발생할 수 있다.
도 3에는 본 발명에 따른 명령 발생기(26)의 바람직한 실시예에 대한 블록도가 도시되어 있다. 도 3에 도시된 명령 발생기(26)의 많은 동작은 종래의 클럭 회로(28)에 의해 발생된 직각 클럭 신호(CLK90)와 클럭 신호(CLK)에 의해 제어된다. 레지스터(30)는 가능한 상이한 클럭 속도들의 수에 대응하는 복수의 저장 셀들(cells)을 포함한다. 이들 복수의 클럭 속도들 중 하나는 SELECT 신호에 의해 지정된다. SELECT 신호는 사용자 작동에 의해, 소프트웨어에 의해, 또는 다른 회로에 의해 발생될 수도 있다. 대안적으로, 이진수와 같은 다른 데이터 포맷들을 사용하여 클럭 속도를 지정하는 레지스터가 사용될 수도 있다. 그러나, 도 3에 도시된 레지스터(300)에서, 저장 셀들 중 단 하나는 클럭 회로(28)로부터 출력되는 클럭 신호들의 속도로서 대응하는 클럭 속도를 지정하기 위해 논리 "1"을 포함할 것이다. 레지스터(30)의 출력은 이후 더 상세히 설명될 바와 같이 복수의 회로들에 인가된다.
명령 신호들의 시퀀스는 F0 내지 F6으로 지정된 7개의 시프트단들(shift stages)을 포함하는 시프트 레지스터(34)에 인가된 플러스 동작(positive going) FLAG 신호에 의해 개시된다. 시프트 레지스터(34)의 동작은 도 4의 타이밍도를 참고로 가장 잘 설명된다. 도 4에 도시된 바와 같이, 시프트 레지스터(34)는 시간 (t0)에서 플러스 동작 FLAG 신호 뿐만 아니라 클럭 회로(28)로부터의 클럭 신호(CLK)를 수신한다. FLAG 신호는 시간(t1)에서 상승 CLK 에지에 의해 시프트 레지스터(34)의 제 1 단으로 시프트되고, 시간(t2)에서 다음 CLK 에지에 의해 시프트 레지스터(34)의 제 2 단으로 시프트된다. 이어서, 사이 FLAG 신호는 각 CLK 에지 전이에 의해 (마이너스 동작(negative going) 및 플러스 동작 모두) 나머지 단들(F1 내지 F6) 각각을 통해 연속적으로 시프트된다. 예를 들어, F2 펄스는 시간 (t3)에 발생되고, F4 펄스는 시간(t5)에 발생된다. 따라서, FLAG 신호의 수신으로부터 FLAG 신호를 각 시프트단(F0 내지 F6)으로 시프트하기 까지의 지연은 각 연속적인 F 값만큼 증가된다. 이하 설명되는 바와 같이, 나중 시프트단, 예를 들면, F6으로부터의 펄스들은 더 높은 클럭 속도들로 명령 신호들의 시퀀스를 개시하는데 사용되고, 더 낮은 시프트단(예를 들면, F4)으로부터의 펄스는 더 낮은 클럭 속도들로 명령 신호들의 시퀀스를 개시하는데 사용된다. 그러나, F6 펄스가 시퀀스를 개시하는데 사용될 때 클럭 속도가 더 높으므로, 명령 신호들의 시퀀스를 개시하는 F 신호와 FLAG 신호 사이의 시간은 더 적은 범위로 변한다.
이제 다시 도 3을 참고로, 시프트 레지스터(34)의 출력에서의 F 신호는 클럭 속도를 나타내는 SPEED 신호와 함께 카운터 시작 논리 회로(40)에 인가된다. 이하 상세히 설명될 바와 같이, 카운터 시작 논리 회로(40)는 클럭 신호(CLK)의 상승 또는 하강 에지 중 하나에 등록된 F 신호에 응답하여 START 신호를 발생한다. 상술된 바와 같이, 카운터 논리 회로(40)는 더 높은 클럭 속도들에 대해 더 지연된 F 신호를 사용한다. 결과적으로, 카운터 시작 논리 회로(40)는 FLAG 신호로부터의 가변 클럭 사이클들의 수 이후에 START 신호를 발생한다. 클럭 사이클들의 수는 더 높은 클럭 속도들에 대해 더 크고 더 낮은 클럭 속도들에 대해 더 작다.
카운터 시작 논리 회로(40)로부터의 START 신호는 집적 회로(도시되지 않음)의 어떤 회로로부터 STOP 신호 및 ENABLE 신호를 수신하는 카운터 제어 회로(46)에 인가된다. 카운터 제어 회로(46)는 카운터(50)를 선택적으로 인에이블하도록 상보적인 C-EN 및 C-EN* 신호들을 발생한다. 기본적으로, 카운터 제어 회로(46)에 입력되는 ENABLE 신호가 하이(high)인 동안, 카운터(50)는 START 신호에 응답하여 인에이블되고 STOP 신호에 응답하여 디스에이블된다.
도 2를 참고로 상술된 바와 같이, 카운터(50)는 클럭 신호들(CLK 및 CLK90)에 응답하여 255로부터 0으로 감소되는 8단 쿼드러처 카운터(8 stage quadrature counter)이다. 그러나, 카운터(50)는 더 많거나 더 적은 수의 단들을 가질 수도 있고, 쿼드러처 클럭 신호들을 사용하는 종래의 카운터 이외의 것이 될 수도 있다. 초기 카운터값(LD CNT)은 집적 회로(도시되지 않음)의 다른 회로로부터 인가되는 LOAD 신호에 응답하여 로드 레지스터(52)로부터 카운터(50)에 로드된다. 카운터(50)에 로드된 LD CNT값은 집적 회로(도시되지 않음)의 다른 회로로부터 인가되는 디바이스 속도값 및 속도 신호(SPEED)에 의해 결정된다. 기본적으로, 로드 레지스터(52)는 레지스터(30)에 의해 지정된 가능한 8개의 클럭 속도들에 대한 각 초기 카운터값들을 저장하고, 가능한 이들 8개의 클럭 속도들 각각에 대해, 다양한 초기 카운터값들은 최대 디바이스 동작 속도에 의존한다. 따라서, 도 2를 참조하여 상술된 예에서, 800MHz 클럭 속도에 대한 LD CNT 값은 240이고, 400MHz 클럭 속도에 대한 LD CNT 값은 약 150이다. 그러나, 800MHz 클럭 속도에 대해, 초기 카운터값은 디바이스 속도값에 의해 지정된 바와 같이 집적 회로의 최대 동작 속도에 의존하여 200, 220, 240, 260, 또는 280이 될 수도 있다. 280 초기 카운터값은 더 느린 집적 회로가 명령 신호들의 시퀀스를 발생하는데 더 많은 시간을 제공하도록 사용되고, 200 초기 카운터값은 더 짧은 시간에 명령 신호들의 시퀀스를 발생할 수 있는 더 빠른 집적 회로에 사용된다. 초기 카운터값이 카운터(50)에 로드된 후에, 카운터(50)는 클럭 회로(28)로부터의 CKL 및 CLK90 신호들에 응답하여 감소된다.
카운터(50)에 의해 출력되는 8-비트 이진수 카운트값은 다양한 카운터값들에 대응하여 복수의 라인들(58)에 명령 신호들을 발생하는 디코더(56)에 인가된다. 도 2를 참조하여 상술된 바와 같이, 각 카운터값에 대응하는 명령 신호는 클럭 속도의 함수이다. 따라서, 디코더(56)는 또한 레지스터(30)로부터 SPEED 신호를 수신하여, 카운터(50)에 의해 출력되는 각 카운터값으로부터 적절한 명령 신호들(58)을 발생할 수 있다.
도 3에 도시된 명령 발생기(26)의 동작은 도 5의 타이밍도를 참고로 가장 잘 설명된다. 클럭 속도에 대응하는 속도 신호(SPEED)는 상술된 바와 같이 카운터 시작 논리 회로(40) 및 디코더(56)에 출력된다. FLAG 신호가 시프트 레지스터(34)에 의해 수신될 때, 시프트 레지스터(34)는 F 신호들의 시퀀스를 발생하고, 그 중 하나가 START 신호를 발생하도록 카운터 시작 논리 회로(40)에 의해 사용된다. 그러나, 도 5에 된 바와 같이, START 신호 이전에, LOAD 신호는 로드 레지스터(52)로부터 초기 카운터값(LD CNT)을 로드하고, STOP 신호는 인액티브 로우(inactive low)가 된다. 도 5에 도시된 플러스 동작 START 신호에 응답하여, 카운터 제어 회로(46)는 초기 카운터값으로부터 감소되도록 카운터(50)를 인에이블한다. 이어서, 디코더(56)는 카운터값들 및 SPEED 신호에 응답하여 적절한 명령 신호들을 발생한다. 단말 카운트에서 또는 그 이전에, 집적 회로내의 다른 회로는 STOP 신호가 액티브 하이가 되도록 하고, 그에 의해 카운터 제어 회로(46)는 카운터(50)가 디스에이블되도록 한다.
카운터 시작 논리 회로(40)는 도 6에서 더 상세히 도시되고, 도 7의 타이밍도를 참고로 설명된다. 카운터 시작 논리 회로(40)는 도 7의 상단부에 도시되는 CLK 및 CLK90 신호들을 수신한다. 도 7에 도시된 바와 같이, CLK90 신호는 CLK 신호를 90도 만큼 앞선다. CLK 신호는 NAND 게이트(62)에 인가되고, 인버터(46)를 통해 NAND 게이트(66)에 인가된다. CLK90 신호는 NAND 게이트(66)에 직접 인가되고, 인버터(68)를 통해 NAND 게이트(62)에 인가된다. NAND 게이트(66)는 CLK 신호가 하이이고 CLK90 신호가 로우일 때마다 CLK 및 CLK90 신호들에 의해 인에이블된다. 도 7에 도시된 바와 같이, NAND 게이트(66)는 도 7의 타이밍도에서 세 번째 라인인 빗금친 주기 동안 인에이블된다. 따라서, NAND 게이트(66)는 CLK 신호의 각 하강 에지 이후에 1/4 CLK 사이클 동안 인에이블된다. 도 7의 네 번째 라인에 도시된 바와 같이, NAND 게이트(62)는 CLK 신호의 각 상승 에지 이후에 1/4 클럭 사이클 동안 발생되는 CLK 신호가 하이이고 CLK90 신호가 로우일 때마다 인에이블된다.
NAND 게이트들(66, 62) 각각은 NAND 게이트들(72, 74, 76)로부터의 각 출력들을 수신하는 NAND 게이트(70)의 출력을 제 3 입력으로 수신한다. NAND 게이트(72)는 클럭 속도가 400MHz일 때마다 레지스터(30)로부터 "400" 신호에 의해 인에이블된다. 유사하게, NAND 게이트(74)는 클럭 속도가 600MHz일 때마다 인에이블되고, NAND 게이트(76)는 클럭 속도가 800MHz일 때마다 인에이블된다. 100MHz, 200MHz, 300MHz, 및 700MHz의 클럭 속도들과 같은 다른 클럭 속도를 수용하기 위해 부가 회로가 사용될 수도 있다. NAND 게이트(72)는 시프트 레지스터(34)의 F4 단으로부터 F 신호를 수신하고, NAND 게이트(74)는 시프트 레지스터(34)의 F5 출력으로부터 F 신호를 수신하며, NAND 게이트(76)는 시프트 레지스터(34)의 F6 단으로부터 F 신호를 수신한다. NAND 게이트들(72 내지 76) 중 단 하나만이 한번에 인에이블될 것이기 때문에, NAND 게이트들(72 내지 76) 중 단 하나만이 시프트 레지스터(34)에 의해 발생된 F 신호를 통과시킬 것이다. 도 7에 도시된 예에서는 레지스터(30)의 "600" 출력이 하이이므로, NAND 게이트(74)가 인에이블된다. 따라서, F5 신호가 발생될 때, NAND 게이트(74)의 출력은 도 7의 여섯 번째 라인에 도시된 바와 같이 로우가 된다. 그에 응답하여, NAND 게이트(70)의 출력은 유사한 시간 기간 동안 하이가 되므로, 도 7의 다음 라인에 도시된 바와 같이 NAND 게이트(66)의 출력이 로우가 된다. NAND 게이트(66)는 도 7의 세 번째 라인에 도시된 바와 같이 그 주기 동안에만 인에이블되므로, NAND 게이트(66)의 출력은 1/4 클럭 사이클 동안에만 로우가 된다는 것을 유념해야 한다.
또 다른 예로, 레지스터(30)로부터의 "800" SPEED 신호가 하이이면, F6 펄스는 NAND 게이트(76)와 NAND 게이트(70)를 통해 연결된다. 그 결과로, NAND 게이트(70)는 도 7의 다섯 번째 라인에서 점선으로 도시된 펄스를 출력한다. 이 펄스는 NAND 게이트(62)의 출력이 1/4 클럭 사이클 동안 로우가 되게 한다. 따라서, 홀수 F 펄스들은 NAND 게이트(66)의 출력이 CLK 신호의 연속적으로 이후 이어지는 에지들에서 로우가 되게 하고, 짝수 F 펄스들은 NAND 게이트(62)의 출력이 CLK 신호의 연속적으로 이후 상승 에지에서 로우가 되게 한다.
NAND 게이트(66, 62)의 출력은 인버터(84)를 통해 네가티브 에지 펄스 발생기(82)의 출력을 수신하는 NAND 게이트(80)에 인가된다. NAND 게이트(80)의 출력은 한쌍의 인버터들(86, 88)을 통해 카운터 시작 논리 회로(40)의 START 단자에 연결된다. 펄스 발생기(82) 및 연관 회로의 기능은 START 신호에 대해 적어도 최소 기간을 보장하기 위한 것이다. NAND 게이트(62)나 NAND 게이트(66) 중 하나의 출력이 로우가 될 때, NAND 게이트(80)의 출력은 하이가 되고, 그에 의해 인버터(86)의 출력이 도 7의 여덟 번째 라인에 도시된 바와 같이 로우가 된다. 인버터(86)의 출력이 로우가 될 때, 펄스 발생기(82)가 트리거(trigger)된다. 이어서, 펄스 발생기(82)는 인버터(84)를 통해 NAND 게이트(80)에 네가티브 동작 펄스로서 인가되는 비교적 긴 포지티브 동작 펄스를 출력한다. 이 펄스는 NAND 게이트(80)의 출력이 펄스 발생기(82)로부터의 펄스 기간 동안 하이상태가 되도록 하고, 이는 실제로 START 신호가 적어도 펄스 발생기(82)에 의해 발생된 펄스 기간 동안 하이를 유지하도록 한다.
카운터 제어 회로(46)(도 3)는 도 8에 더 상세히 도시된다. 상술된 바와 같이, 카운터 제어 회로(46)의 기능은 카운터 제어 회로(46)가 ENABLE 신호에 의해 인에이블될 때마다 START 및 STOP 신호들에 응답하여 카운터(50)를 선택적으로 인에이블시키는 것이다. 카운터 제어 회로(46)는 인버터들(102, 104)로 구성되는 래치 회로(100)를 포함한다. 설명을 위해, 래치(100)의 초기 조건은 인버터(102)의 출력이 하이이고 인버터(104)의 출력이 로우인 것으로 가정할 것이다. 따라서, 인버터(102)의 하이 출력은 인버터(106)가 인액티브 로우 카운터 인에이블 신호(C-EN)를 발생시키도록 하고, 인버터(104)의 로우 출력은 인버터(108)가 인액티브 하이 신호(C-EN*)를 출력하도록 한다. 인버터(102)의 하이 출력은 인버터들(110, 112)을 통해 NAND 게이트(114)에 연결된다. ENABLE 신호가 액티브 하이인 경우, NAND 게이트(114)는 PMOS 트랜지스터(116)를 턴온하는 로우를 출력한다. 그러나, START 신호가 하이가 되기 전에, PMOS 트랜지스터(116)는 턴오프 상태를 유지한다. START 신호가 하이가 될 때, 이는 래치(100)를 스위칭하기 위해 PMOS 트랜지스터(116)를 통해 연결된다. 따라서, 인버터(106)는 액티브 하이 C-EN 신호를 출력하고, 인버터(108)는 액티브 로우 C-EN* 신호를 출력한다. START 신호의 상승 에지 바로 직후에, 인버터(102)의 로우 출력은 실제로 PMOS 트랜지스터(116)를 턴오프하는 NAND 게이트(114)를 디스에이블시키도록 인버터들(110, 112)을 통해 연결된다. 그러나, C-EN 및 C-EN* 신호들은 래치(100)에 의해 액티브 상태로 유지된다. STOP 신호가 하이가 될 때, 이는 NMOS 트랜지스터(118)를 턴온하여 인버터들(102, 108)로의 입력이 로우가 되도록 한다. 그 결과로, 인버터(108)는 다시 한번 인액티브 하이 C-EN* 신호를 출력하고, 인버터(106)는 액티브 로우 C-EN 신호를 출력한다. 또한, 인버터(102)의 로우 입력은 C-EN 및 C-EN* 신호들을 인액티브 상태로 유지하도록 래치(100)를 스위칭한다.
상술된 바와 같이, 카운터(50)는 바람직하게 종래의 8단 감소 쿼드러처 카운터이므로, 상세히 설명되지 않는다. 유사하게, 로드 레지스터(52)는 단순히 각각 각 초기 카운터값 LD CNT를 저장하는 8개의 저장 셀들을 포함하는 레지스터일 수도 있다. 이들 카운터값들 중 하나는 SPEED 신호에 의해 선택되고, LOAD 신호에 의해 카운터(50)에 로드된다.
도 9에서는 디코더(56)의 일부가 더 상세히 설명된다. 도 9에 도시된 디코더(56)의 일부분은 DRAM이 열 어드레스를 메모리 어레이에 연결시키도록 하는 COL 명령 신호를 발생하는데 사용된다. COL 명령 신호를 발생하는 회로는 2개의 다른 클럭 속도들, 즉 400MHz 및 800MHz에 대해서만 도시된다. 그러나, 도 9에 도시된 디코더(56)의 일부로부터, 논리 회로는 서로 다른 클럭 속도들에 대한 COL 신호를 제공하고, 다른 카운터값들에서 발생된 다른 명령 신호들을 제공한다는 것이 명백할 것이다. 도 9를 참고로, 카운터(50)의 출력은 8-비트 신호(C0 내지 C7)이다. 하위 비트들은 직접 또는 제 3 비트 C2의 경우에는 인버터(122)를 통해 NOR 게이트(120)에 인가된다. 상위 비트들은 직접 또는 비트 C4의 경우에는 인버터(126)를 통해 NOR 게이트(124)에 인가된다. NOR 게이트들(120, 124)은 각각 십진수 20인 카운터값 "00101000"에 응답하여 하이를 출력할 것이다. NOR 게이트들(120, 124)의 출력들은 인버터(134)를 통해 NAND 게이트(132)의 출력에 의해 선택적으로 인에이블되는 NAND 게이트(130)에 인가된다. NAND 게이트(132)는 디코더(56)가 하이 EN 신호(집적회로 내에서 만들어짐)에 의해 인에이블되고 레지스터(30)로부터의 "800" 출력이 하이로 800MHz인 클럭 속도를 나타낼 때마다 NAND 게이트(130)를 인에이블시키도록 로우를 출력한다. 따라서, 클럭 속도가 800MHz인 경우, 카운터(50)가 20의 카운터값으로 감소될 때, NAND 게이트(130)의 출력은 로우가 된다. NAND 게이트(130)의 로우 출력은 열 어드레스 인에이블 명령 신호(COL)가 하이가 되도록 하는 NAND 게이트(140)에 연결된다. 따라서, 클럭 속도가 800MHz일 때, COL 명령 신호는 20의 클럭값에서 발생된다.
도 9의 나머지 논리 회로는 실질적으로 앞서 설명된 회로와 동일한 방식으로 동작한다. 특별히, 카운터(50)로부터의 하위 비트들은 NOR 게이트(150)에 인가되고, 카운터(50)로부터의 상위 비트들은 직접 또는 비트 C4의 경우에서 인버터(154)를 통해 NOR 게이트(152)에 인가된다. NOR 게이트들(150, 152) 각각은 카운터(50)가 십진수 16인 "11110111"의 카운터값을 출력할 때마다 하이를 출력한다. NOR 게이트들(150, 152)의 출력들은 인버터(164)를 통해 NAND 게이트(160)에 연결된 NAND 게이트(162)의 출력에 의해 선택적으로 인에이블되는 NAND 게이트(160)에 인가된다. NAND 게이트(160)는, 디코더(56)에 입력되는 EN이 하이이고 레지스터(30)(도 3)가 400MHz의 클럭 속도를 나타내는 하이 "400" 신호를 출력할 때마다 인에이블된다. 따라서, 열 어드레스 인에이블 명령 신호(COL)는 클럭 속도가 400MHz일 때마다 16의 카운터값에서 발생된다. 유사한 방식으로, 다른 카운터값들은 클럭 속도 신호(SPEED)에 의존하는 카운터값들과 명령 신호들 사이에서 대응적으로 다른 명령 신호를 발생하도록 디코딩된다.
도 3의 명령 발생기(26)를 사용하는 동기 DRAM("SDRAM")(180)이 도 10에 도시되어 있다. SDRAM(180)은 어드레스 버스(184)에서 행 어드레스나 열 어드레스 중 하나를 수신하는 어드레스 레지스터(182)를 포함한다. 어드레스 버스(184)는 일반적으로 메모리 제어기(도 10에는 도시되지 않음)에 연결된다. 행 어드레스는 먼저 어드레스 레지스터(182)에 의해 수신되어 행 어드레스 멀티플렉서(188)에 인가된다. 행 어드레스 멀티플렉서(188)는 행 어드레스의 일부를 형성하는 뱅크 어드레스 비트(bank address bit)(BA)의 상태에 의존하여 두 메모리 뱅크들(190, 192) 중 하나와 연관되는 복수의 구성성분에 행 어드레스를 연결시킨다. 행 어드레스를 저장하는 각 행 어드레스 래치(200)와, 저장된 행 어드레스의 함수로서 각 어레이(190 또는 192)에 다양한 행 신호들을 인가하는 행 디코더(202)는 메모리 뱅크들(190, 192) 각각과 연관된다. 행 어드레스 멀티플렉서(188)는 또한 어레이들(190, 192)에서 메모리 셀들을 리프레시(refresh)하기 위해 행 어드레스 래치들(200)에 행 어드레스들을 연결한다. 행 어드레스들은 리프레시 제어기(212)에 의해 제어되는 리프레시 카운터(210)에 의해 리프레시할 목적으로 발생된다.
행 어드레스가 어드레스 레지스터(182)에 인가되어 행 어드레스 래치들(200) 중 하나에 저장된 후에는, 열 어드레스가 어드레스 레지스터(182)에 인가된다. 어드레스 레지스터(182)는 열 어드레스를 열 어드레스 래치(220)에 연결한다. SDRAM(180)의 동작 모드에 의존하여, 열 어드레스는 버스트 카운터 (burst counter)(222)를 통해 열 어드레스 레지스터(224)에 연결되거나 어드레스 레지스터(182)에 의해 출력된 열 어드레스에서 시작하여 열 어드레스들의 시퀀스를 열 어드레스 버퍼(224)에 인가하는 버스트 카운터(222)에 연결된다. 어떠한 경우든, 열 어드레스 버퍼(224)는 각 감지 증폭기 및 각 어레이들(190, 192)에 대해 연관된 회로(230, 232)에 다양한 열 신호들을 인가하는 열 디코더(228)에 열 어드레스를 인가한다.
열 회로(230, 232)는 각각 어레이들(190, 192)로부터 데이터를 수신하여, 데이터 버스(242)에 데이터를 인가하는 데이터 출력 레지스터(240)에 데이터를 연결시킨다. 어레이들(190, 192) 중 하나에 기록될 데이터는 데이터 버스(242)로부터 데이터 입력 레지스터(244)를 통해 열 회로(230, 232)에 연결되고, 이는 각각 어레이들(190, 192) 중 하나에 전송된다. 마스크 레지스터(mask register)(250)는, 예를 들어, 어레이들(190, 192)로부터 판독될 데이터를 선택적으로 마스킹함으로서 열 회로(230, 232)로부터의 데이터 흐름을 선택적으로 변경시키는데 사용될 수도 있다.
상술된 SDRAM(180)의 동작은 제어 버스(160)에서 수신되는 하이 레벨 명령 신호들에 응답하여 명령 발생기(26)에 의해 제어된다. 통상적으로, 메모리 제어기(도 10에는 도시되지 않음)에 의해 발생되는 이 하이 레벨 명령 신호들은 클럭 인에이블 신호(CKE*), 클럭 신호(CLK), 칩 선택 신호(CS*), 기록 인에이블 신호(WE*), 행 어드레스 스트로브(strobe) 신호(RAS*), 및 열 어드레스 스트로브 신호(CAS*)이고, 여기서 *는 액티브 로우 신호를 나타낸다. 그러나, 다른 하이 레벨 명령 신호들이 사용될 수도 있다. 어떠한 경우든, 명령 발생기(26)는 하이 레벨 명령 신호들 각각에 의해 지정되는 기능(예를 들면, 판독 또는 기록)을 실행하기 위해 하이 레벨 명령 신호들에 응답하여 명령 신호들의 시퀀스를 발생한다. 이들 명령 신호들과 이들의 각 기능들을 달성하는 방법은 종래와 같다. 따라서, 간략하게, 이들 제어 신호들에 대한 더 이상의 설명은 생략된다.
비록 명령 발생기(26)가 SDRAM을 위한 명령 신호들을 발생하는 것으로 설명되었지만, 다양한 DRAM들 뿐만 아니라 다른 집적 회로 디바이스들을 위한 명령 신호들의 시퀀스도 유사한 방식으로 발생될 수도 있는 것으로 이해될 것이다.
도 11은 도 10의 SDRAM(180)을 포함하는 컴퓨터 시스템(300)의 블록도이다. 컴퓨터 시스템(300)은 특수한 계산들이나 작업들을 실행하도록 특수한 소프트웨어를 실행하는 것과 같이, 다양한 컴퓨팅 기능들을 실행하기 위한 처리기(302)를 포함한다. 처리기(302)는 일반적으로 어드레스 버스, 제어 버스, 및 데이터 버스를 포함하는 처리기 버스(304)를 포함한다. 또한, 컴퓨터 시스템(300)은 조작자가 컴퓨터 시스템(300)과 인터페이스할 수 있도록 키보드나 마우스와 같이 처리기(302)에 연결된 하나 이상의 입력 디바이스들(314)을 포함한다. 통상적으로, 컴퓨터 시스템(300)은 또한 통상적으로 프린터나 비디오 단말기와 같이 처리기(302)에 연결된 하나 이상의 출력 디바이스들(316)을 포함한다. 하나 이상의 데이터 저장 디바이스들(318)은 또한 통상적으로 외부 저장 매체(도시되지 않음)로부터 데이터를 검색하거나 데이터를 저장하기 위해 처리기(302)에 연결된다. 통상적인 저장 디바이스들(318)의 예들로는 하드 디스크, 플로피 디스크, 테이프 카셋트, 및 CD-ROM(compact disk read-only memory)이 있다. 처리기(302)는 또한 통상적으로 일반적으로 정적 랜덤 액세스 메모리("SRAM")인 캐시 메모리(cache memory)(326)에 연결되고, 메모리 제어기(330)를 통해 SDRAM(180)에 연결된다. 메모리 제어기(330)는 일반적으로 SDRAM(180)에 연결되는 어드레스 버스(184)와 제어 버스(160)를 포함한다. 데이터 버스(242)는 (도시된 바와 같이) 직접, 메모리 제어기(330)를 통해, 또는 일부 다른 수단에 의해 처리기 버스(304)로 연결될 수도 있다.

Claims (64)

  1. 메모리 디바이스에 대한 명령 신호들을 발생하는 명령 발생기에 있어서,
    복수의 클럭 속도들 중 하나를 가질 수 있는 클럭 신호의 속도에 대응하는 클럭 속도 신호를 제공하는 클럭 속도 표시기와,
    상기 클럭 속도 표시기에 연결되고, 상기 클럭 신호에 응답하여 상기 메모리 디바이스에 대한 명령 신호들의 시퀀스(sequence)를 발생하는 시퀀서(sequencer)를 포함하고,
    상기 시퀀스의 상기 명령 신호들의 타이밍은 상기 클럭 속도 신호에 의해 결정되어 상기 명령 신호들의 타이밍과 특성(nature)이 상기 클럭 속도에 대응하고, 상이한 클럭 속도들에 대응하는 상기 명령 신호들의 시퀀스들은 서로 다른, 명령 발생기.
  2. 제 1 항에 있어서,
    상기 시퀀서는,
    상기 클럭 신호를 수신하고, 상기 클럭 신호에 응답하여 증가 또는 감소되는 카운터값을 발생하는 카운터와,
    상기 카운터 및 상기 클럭 속도 표시기에 연결되고, 상기 메모리 디바이스에 대한 복수의 명령 신호들의 시퀀스들 중 하나를 발생하는 디코더를 포함하고,
    각 시퀀스의 상기 명령 신호들은 각 카운터값들에 대응하고, 상기 명령 신호들의 시퀀스들 각각은 각 클럭 속도에 대응하며, 상기 디코더는 상기 클럭 속도 신호에 응답하여 복수의 상기 시퀀스들 중 하나를 선택하는, 명령 발생기.
  3. 제 2 항에 있어서,
    명령 신호들의 상이한 시퀀스들의 상기 대응하는 명령 신호들 중 적어도 일부는 상이한 카운터값들에 응답하여 발생되는, 명령 발생기.
  4. 제 2 항에 있어서,
    상기 카운터 및 상기 클럭 속도 표시기에 연결되고, 상기 카운터에 초기 카운트를 로드(load)하는 카운터 로드 회로로서, 상기 클럭 신호에 응답하여 상기 초기 카운트로부터 증가 또는 감소하는, 상기 카운터 로드 회로를 더 포함하고, 상기 초기 카운트값은 상기 클럭 신호 속도의 함수인, 명령 발생기.
  5. 제 2 항에 있어서,
    상기 디코더는 각 클럭 속도에 대응하는 상기 명령 신호들의 시퀀스들 각각을 갖는 복수의 명령 신호들의 시퀀스들 중 하나를 발생하고, 상기 디코더는 상기 클럭 속도를 나타내는 클럭 속도 신호에 응답하여 복수의 상기 시퀀스들 중 하나를 선택하는, 명령 발생기.
  6. 제 5 항에 있어서,
    상기 클럭 신호의 속도에 대응하는 상기 클럭 속도 신호를 제공하는 클럭 속도 표시기를 더 포함하는, 명령 발생기.
  7. 제 6 항에 있어서,
    상기 클럭 속도 표시기는 복수의 클럭 속도값들을 저장하는 레지스터를 포함하고, 상기 클럭 속도값들 중 하나는 그에 대응하는 상기 클럭 속도 신호를 제공하도록 선택할 수 있는 상기 클럭 속도값들을 제공하도록 선택할 수 있는, 명령 발생기.
  8. 제 5 항에 있어서,
    상이한 클럭 속도들에 대응하는 상기 명령 신호들의 시퀀스들은 서로 다른, 명령 발생기.
  9. 제 8 항에 있어서,
    명령 신호들의 상이한 시퀀스들의 상기 대응하는 명령 신호들 중 적어도 일부는 상이한 카운터값들에 응답하여 발생되는, 명령 발생기.
  10. 제 5 항에 있어서,
    상기 카운터에 초기 카운트를 로드하는 카운터 로드 회로로서, 상기 클럭 신호에 응답하여 상기 초기 카운트로부터 증가 또는 감소하는, 상기 카운터 로드 회로를 더 포함하고, 상기 초기 카운트값은 상기 클럭 신호 속도의 함수인, 명령 발생기.
  11. 제 10 항에 있어서,
    상기 카운터에 로드된 상기 초기 카운트는 더 높은 클럭 속도들에 대한 종단(terminal) 카운트로부터 더 먼, 명령 발생기.
  12. 제 2 항에 있어서,
    카운터로 하여금 상기 카운터가 상기 클럭 신호에 응답하여 증가 또는 감소될 수 있도록 허용하는 카운터 인에이블 신호를 발생하는 카운터 인에이블 회로를 더 포함하고,
    상기 카운터 인에이블 회로는,
    시작 신호에 응답하여 상기 인에이블 신호를 발생하고, 중단 신호에 응답하여 상기 인에이블 신호를 종료시키는 래치 회로와,
    클럭과, 상기 클럭 신호의 미리 결정된 일부분들을 검출하는 클럭 검출기와, 상기 클럭 검출기 및 상기 클럭 속도 표시기에 연결된 가변 지연 인에이블 회로를 포함하는 카운터 시작 회로로서, 상기 가변 지연 인에이블 회로는 미리 결정된 수의 상기 클럭 신호의 사이클들 이후에 플래그 신호에 이어지는 상기 클럭 신호의 상기 검출된 미리 결정된 일부분들 중 하나를 선택하고, 상기 미리 결정된 수의 클럭 사이클들은 상기 클럭 속도 신호에 대응하며, 상기 가변 지연 인에이블 회로는 상기 가변 지연 인에이블 회로에 의해 선택된 상기 클럭 신호의 상기 검출된 미리 결정된 일부분에 응답하여 상기 시작 신호를 발생하는, 상기 카운터 시작 회로를 포함하는, 명령 발생기.
  13. 제 12 항에 있어서,
    상기 시작 신호의 최소 구간을 제어하기 위한 펄스 구간 제어 회로를 더 포함하고,
    상기 펄스 구간 제어 회로는,
    상기 가변 지연 인에이블 회로에 연결되고, 상기 가변 지연 인에이블 회로에 의해 선택된 상기 클럭 신호의 상기 검출된 미리 결정된 일부분에 응답하여 미리 결정된 지연을 갖는 펄스를 발생하는 펄스 발생기와,
    상기 펄스 발생기에 연결되고, 상기 펄스 발생기에 의해 발생된 상기 펄스 또는 상기 가변 지연 인에이블 회로에 의해 선택된 상기 클럭 신호의 상기 검출된 미리 결정된 일부분에 응답하여 상기 시작 신호를 발생하는 논리 회로를 포함하는, 명령 발생기.
  14. 동적 랜덤 액세스 메모리에 있어서,
    클럭 신호를 발생하는 클럭 회로와,
    행 어드레스(row address) 및 열 어드레스(column address)에 의해 결정된 위치에 데이터를 저장하는 적어도 하나의 메모리 셀들의 어레이와,
    상기 행 어드레스를 수신하여 디코딩하고, 제 1 세트의 명령 신호들에 응답하여 상기 행 어드레스에 대응하는 메모리 셀들의 행을 선택하는 행 어드레스 회로와,
    제 2 세트의 명령 신호들에 응답하여 상기 열 어드레스에 대응하는 상기 선택된 행에서 상기 메모리 셀들 중 하나에 데이터를 수신 또는 인가하는 열 어드레스 회로와,
    제 3 세트의 명령 신호들에 응답하여 외부 단자와 상기 열 어드레스 회로 사이에 데이터를 연결하는 데이터 경로 회로와,
    상기 클럭 신호를 수신하고, 상기 클럭 신호에 응답하여 증가 또는 감소되는 카운터값을 발생하는 카운터와,
    상기 카운터에 연결되고, 각 카운터값에 대응하는 상기 제 1, 제 2, 및 제 3 세트의 명령 신호들을 발생하는 명령 발생기를 포함하는, 동적 랜덤 액세스 메모리.
  15. 제 14 항에 있어서,
    상기 클럭 신호는 복수의 속도들 중 하나를 가질 수 있고, 상기 명령 발생기는, 명령 신호들의 상기 시퀀스들 각각이 각 클럭 속도에 대응하는, 상기 제 1, 제 2, 및 제 3 세트의 명령 신호들을 포함하는 복수의 명령 신호들의 시퀀스들 중 하나를 발생하여 상기 디코더는 상기 클럭 속도를 나타내는 클럭 속도 신호에 응답하여 복수의 상기 시퀀스들 중 하나를 선택하는, 동적 랜덤 액세스 메모리.
  16. 제 15 항에 있어서,
    상기 클럭 신호의 속도에 대응하는 상기 클럭 속도 신호를 제공하는 클럭 속도 표시기를 더 포함하는, 동적 랜덤 액세스 메모리.
  17. 제 16 항에 있어서,
    상기 클럭 속도 표시기는 복수의 클럭 속도값들을 저장하는 레지스터를 포함하고, 상기 클럭 속도값들 중 하나는 그에 대응하는 상기 클럭 속도 신호를 제공하도록 선택할 수 있는, 동적 랜덤 액세스 메모리.
  18. 제 15 항에 있어서,
    상이한 클럭 속도들에 대응하는 명령 신호들의 상기 시퀀스들은 서로 다른, 동적 랜덤 액세스 메모리.
  19. 제 18 항에 있어서,
    상이한 명령 신호들의 시퀀스들의 상기 대응하는 명령 신호들 중 적어도 일부는 상이한 카운터값들에 응답하여 발생되는, 동적 랜덤 액세스 메모리.
  20. 제 15 항에 있어서,
    상기 카운터에 초기 카운트를 로드하는 카운터 로드 회로로서, 상기 클럭 신호에 응답하여 상기 초기 카운트로부터 증가 또는 감소하는, 상기 카운터 로드 회로를 더 포함하고, 상기 초기 카운트값은 상기 클럭 신호 속도의 함수인, 동적 랜덤 액세스 메모리.
  21. 제 20 항에 있어서,
    상기 카운터에 로드된 상기 초기 카운트는 더 높은 클럭 속도들에 대한 종단 카운트로부터 더 먼, 동적 랜덤 액세스 메모리.
  22. 제 14 항에 있어서,
    카운터로 하여금 상기 카운터가 상기 클럭 신호에 응답하여 증가 또는 감소될 수 있도록 허용하는 카운터 인에이블 신호를 발생하는 카운터 인에이블 회로를 더 포함하고,
    상기 카운터 인에이블 회로는,
    시작 신호에 응답하여 상기 인에이블 신호를 발생하고, 중단 신호에 응답하여 상기 인에이블 신호를 종료시키는 래치 회로와,
    클럭과, 상기 클럭 신호의 미리 결정된 일부분들을 검출하는 클럭 검출기와, 상기 클럭 검출기 및 상기 클럭 속도 표시기에 연결된 가변 지연 인에이블 회로를 포함하는 카운터 시작 회로로서, 상기 가변 지연 인에이블 회로는 미리 결정된 수의 상기 클럭 신호의 사이클들 이후에 플래그 신호에 이어지는 상기 클럭 신호의 상기 검출된 미리 결정된 일부분들 중 하나를 선택하고, 상기 미리 결정된 수의 클럭 사이클들은 상기 클럭 속도 신호에 대응하며, 상기 가변 지연 인에이블 회로는 상기 가변 지연 인에이블 회로에 의해 선택된 상기 클럭 신호의 상기 검출된 미리 결정된 일부분에 응답하여 상기 시작 신호를 발생하는, 상기 카운터 시작 회로를 포함하는, 동적 랜덤 액세스 메모리.
  23. 제 22 항에 있어서,
    상기 시작 신호의 최소 구간을 제어하기 위한 펄스 구간 제어 회로를 더 포함하고,
    상기 펄스 구간 제어 회로는,
    상기 가변 지연 인에이블 회로에 연결되고, 상기 가변 지연 인에이블 회로에 의해 선택된 상기 클럭 신호의 상기 검출된 미리 결정된 일부분에 응답하여 미리 결정된 지연을 갖는 펄스를 발생하는 펄스 발생기와,
    상기 펄스 발생기에 연결되고, 상기 펄스 발생기에 의해 발생된 상기 펄스 또는 상기 가변 지연 인에이블 회로에 의해 선택된 상기 클럭 신호의 상기 검출된 미리 결정된 일부분에 응답하여 상기 시작 신호를 발생하는 논리 회로를 포함하는, 동적 랜덤 액세스 메모리.
  24. 제 14 항에 있어서,
    각 명령 신호와 그 각 카운터값 사이의 대응관계는 상기 클럭 속도의 함수인, 동적 랜덤 액세스 메모리.
  25. 컴퓨터 시스템에 있어서,
    처리기 버스(processor bus)를 갖는 처리기와,
    상기 처리기 버스를 통해 상기 처리기에 연결되고, 데이터가 상기 컴퓨터 시스템에 입력될 수 있도록 하는 입력 디바이스와,
    상기 처리기 버스를 통해 상기 처리기에 연결되고, 데이터가 상기 컴퓨터 시스템으로부터 출력될 수 있도록 하는 출력 디바이스와,
    상기 처리기 버스에 연결되고, 데이터가 저장될 수 있도록 하는 동적 랜덤 액세스 메모리를 포함하며,
    상기 동적 랜덤 액세스 메모리는,
    클럭 신호를 발생하는 클럭 회로와,
    행 어드레스 및 열 어드레스에 의해 결정된 위치에 데이터를 저장하는 적어도 하나의 메모리 셀들의 어레이와,
    상기 행 어드레스를 수신하여 디코딩하고, 제 1 세트의 명령 신호들에 응답하여 상기 행 어드레스에 대응하는 메모리 셀들의 행을 선택하는 행 어드레스 회로와,
    제 2 세트의 명령 신호들에 응답하여 상기 열 어드레스에 대응하는 상기 선택된 행에서 상기 메모리 셀들 중 하나에 데이터를 수신 또는 인가하는 열 어드레스 회로와,
    제 3 세트의 명령 신호들에 응답하여 외부 단자 및 상기 열 어드레스 회로 사이에 데이터를 연결하는 데이터 경로 회로와,
    상기 클럭 신호를 수신하고, 상기 클럭 신호에 응답하여 증가 또는 감소되는 카운터값을 발생하는 카운터와,
    상기 카운터에 연결되고, 각 카운터값에 대응하는 상기 제 1, 제 2, 및 제 3 세트의 명령 신호들을 발생하는 명령 발생기를 포함하는, 컴퓨터 시스템.
  26. 제 25 항에 있어서,
    상기 클럭 신호는 복수의 속도들 중 하나를 가질 수 있고, 상기 명령 발생기는, 명령 신호들의 상기 시퀀스들 각각이 각 클럭 속도에 대응하는, 상기 제 1, 제 2, 및 제 3 세트의 명령 신호들을 포함하는 복수의 명령 신호들의 시퀀스들 중 하나를 발생하고, 상기 디코더는 상기 클럭 속도를 나타내는 클럭 속도 신호에 응답하여 복수의 상기 시퀀스들 중 하나를 선택하는, 컴퓨터 시스템.
  27. 제 26 항에 있어서,
    상기 클럭 신호의 속도에 대응하는 상기 클럭 속도 신호를 제공하는 클럭 속도 표시기를 더 포함하는, 컴퓨터 시스템.
  28. 제 27 항에 있어서,
    상기 클럭 속도 표시기는 복수의 클럭 속도값들을 저장하는 레지스터를 포함하고, 상기 클럭 속도값들 중 하나는 그에 대응하는 상기 클럭 속도 신호를 제공하도록 선택할 수 있는, 컴퓨터 시스템.
  29. 제 26 항에 있어서,
    상이한 클럭 속도들에 대응하는 상기 명령 신호들의 시퀀스들은 서로 다른, 컴퓨터 시스템.
  30. 제 29 항에 있어서,
    상이한 명령 신호들의 시퀀스들의 상기 대응하는 명령 신호들 중 적어도 일부는 상이한 카운터값들에 응답하여 발생되는, 컴퓨터 시스템.
  31. 제 26 항에 있어서,
    상기 카운터에 초기 카운트를 로드하는 카운터 로드 회로로서, 상기 클럭 신호에 응답하여 상기 초기 카운트로부터 증가 또는 감소하는, 상기 카운터 로드 회로를 더 포함하고, 상기 초기 카운트값은 상기 클럭 신호 속도의 함수인, 컴퓨터 시스템.
  32. 제 31 항에 있어서,
    상기 카운터에 로드된 상기 초기 카운트는 더 높은 클럭 속도들에 대한 종단 카운트로부터 더 먼, 컴퓨터 시스템.
  33. 제 25 항에 있어서,
    카운터로 하여금 상기 카운터가 상기 클럭 신호에 응답하여 증가 또는 감소될 수 있도록 허용하는 카운터 인에이블 신호를 발생하는 카운터 인에이블 회로를 더 포함하고,
    상기 카운터 인에이블 회로는,
    시작 신호에 응답하여 상기 인에이블 신호를 발생하고, 중단 신호에 응답하여 상기 인에이블 신호를 종료시키는 래치 회로와,
    클럭과, 상기 클럭 신호의 미리 결정된 일부분들을 검출하는 클럭 검출기와, 상기 클럭 검출기 및 상기 클럭 속도 표시기에 연결된 가변 지연 인에이블 회로를 포함하는 카운터 시작 회로로서, 상기 가변 지연 인에이블 회로는 미리 결정된 수의 상기 클럭 신호의 사이클들 이후에 플래그 신호에 이어지는 상기 클럭 신호의 상기 검출된 미리 결정된 일부분들 중 하나를 선택하고, 상기 미리 결정된 수의 클럭 사이클들은 상기 클럭 속도 신호에 대응하며, 상기 가변 지연 인에이블 회로는 상기 가변 지연 인에이블 회로에 의해 선택된 상기 클럭 신호의 상기 검출된 미리 결정된 일부분에 응답하여 상기 시작 신호를 발생하는, 상기 카운터 시작 회로를 포함하는, 컴퓨터 시스템.
  34. 제 33 항에 있어서,
    상기 시작 신호의 최소 구간을 제어하기 위한 펄스 구간 제어 회로를 더 포함하고,
    상기 펄스 구간 제어 회로는,
    상기 가변 지연 인에이블 회로에 연결되고, 상기 가변 지연 인에이블 회로에 의해 선택된 상기 클럭 신호의 상기 검출된 미리 결정된 일부분에 응답하여 미리 결정된 지연을 갖는 펄스를 발생하는 펄스 발생기와,
    상기 펄스 발생기에 연결되고, 상기 펄스 발생기에 의해 발생된 상기 펄스 또는 상기 가변 지연 인에이블 회로에 의해 선택된 상기 클럭 신호의 상기 검출된 미리 결정된 일부분에 응답하여 상기 시작 신호를 발생하는 논리 회로를 포함하는, 컴퓨터 시스템.
  35. 제 27 항에 있어서,
    상기 카운터 및 상기 클럭 속도 표시기에 연결되고, 상기 카운터에 초기 카운트를 로드하는 카운터 로드 회로로서, 상기 클럭 신호에 응답하여 상기 초기 카운트로부터 증가 또는 감소하는, 상기 카운터 로드 회로를 더 포함하고, 상기 초기 카운트값은 상기 클럭 신호 속도의 함수인, 컴퓨터 시스템.
  36. 클럭 신호에 응답하여 메모리 디바이스에 대한 명령 신호들을 발생하는 방법에 있어서,
    상기 명령 신호들의 타이밍 및 특성이 상기 시퀀스 동안 일어난 상기 클럭 신호의 사이클들의 각각의 수에 대응하는, 상기 명령 신호들의 시퀀스를 제공하는 제공 단계와,
    명령 신호들 사이에서 일어나는 클럭 사이클들의 수가 더 높은 클럭 신호 주파수들에 대해 더 높고, 더 낮은 클럭 신호 주파수들에 대해 더 낮도록, 상기 클럭 주파수에 기초하여 상기 명령 신호들 중 적어도 일부 사이에서 일어나는 클럭 사이클들의 수를 조정하는 조정 단계와,
    상기 조정된 클럭 사이클들의 수에 기초하여 상기 명령 신호들의 시퀀스를 발생하는 발생 단계를 포함하는, 명령 신호 발생 방법.
  37. 제 36 항에 있어서,
    상기 명령 신호들의 타이밍은, 명령 신호들 중 적어도 일부의 사이에서 발생하는 클럭 사이클들의 수가 상기 클럭 신호 주파수에 반비례하여, 상기 명령 신호들 사이의 시간이 상기 클럭 신호 주파수에 무관하도록 조정되는, 명령 신호 발생 방법.
  38. 복수의 속도들 중 적어도 하나를 갖는 클럭 신호에 응답하여 메모리 디바이스에 대한 명령 신호들을 발생하는 방법에 있어서,
    복수의 명령 신호 시퀀스들을 제공하는 단계로서, 각각의 시퀀스는 상이한 각각의 클럭 속도를 갖는 클럭 속도를 사용하고, 각각의 명령은 하나의 값을 갖는, 상기 제공 단계와,
    상기 클럭 신호의 속도의 함수로서 상기 명령 신호 시퀀스들 중 하나를 선택하는 선택 단계와,
    상기 선택된 명령 신호들의 시퀀스로부터 명령 신호들의 시퀀스를 발생하는 발생 단계를 포함하는, 명령 신호 발생 방법.
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