JPH04248641A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータやＯＡ機
器等の情報処理組織を構成するために利用されるメモリ
制御装置に関する。

【０００２】

【従来の技術】コンピュータの記憶装置として使用され
るメモリシステムでは、ＤＲＡＭが多く使用されている
。ＤＲＡＭは、チップ内部のメモリセル容量によって１
６Ｍビット、４Ｍビット、１Ｍビット、２５６Ｋビット
などに大別され、様々なメモリセル容量からなるメモリ
チップを複数個使用して、必要な記憶容量のメモリ装置
が構成できる。

【０００３】多くのシステムにおいては、電源投入前に
メモリチップや記憶容量の設定を行い、電源投入後に変
更することなく用いている。しかし、メモリカードを使
用してデータを記憶するシステムのように、全体のメモ
リの記憶容量の変更が可能なシステムもある。

【０００４】このようなシステムでメモリをアクセスす
る場合、メモリカードの差しかえなどの記憶容量の変更
状況を割り込み信号などで識別し、そのメモリカードの
差しかえを行うたびに実装しているメモリ装置の記憶容
量の探索処理を行っている。

【０００５】実装されているメモリ全体の記憶容量が大
きくなるに従い、このようなメモリの記憶容量の変更時
に発生するメモリ探索時間は大きくなり、システムの処
理性能が低下する。

【０００６】また、ＩＣメモリカードの規格であるＪＥ
ＩＤＡ　Ｖｅｒ．４では、通常使用されるメモリ領域の
外にＡＴＴＲＩＢＵＴＥ　ＭＥＭＯＲＹと呼ばれるメモ
リ領域を持つ。このＡＴＴＲＩＢＵＴＥ　ＭＥＭＯＲＹ
は、メモリカードの属性情報が記憶されているメモリ領
域であり、メモリカードの差しかえが行われる時、最初
にこのメモリ領域をＣＰＵがアクセスしてメモリ状態を
識別する。このＡＴＴＲＩＢＵＴＥ　ＭＥＭＯＲＹとデ
ータが格納されているメモリ（ＣＯＭＭＯＮ　ＭＥＭＯ
ＲＹ）　は異なるメモリチップで通常構成されている。

【０００７】この場合、ＣＰＵは最初にＡＴＴＲＩＢＵ
ＴＥ　ＭＥＭＯＲＹの　内容よりＣＯＭＭＯＮ　ＭＥＭ
ＯＲＹの状態を識別するので、メモリセルの破壊などの
エラーが発生した場合、必ずしもＡＴＴＲＩＢＵＴＥ　
ＭＥＭＯＲＹの内容がＣＯＭＭＯＮ　ＭＥＭＯＲＹ　の
状態を示しているとは限らない。このようなエラー状態
を識別するためには、メモリの属性情報はメモリチップ
内部で管理するのが望ましい。メモリカードのように頻
繁に抜き差しを行うシステムでは、このようなエラー状
態が増加することは明らかである。

【０００８】従来、メモリ装置はコンピュータやＯＡ機
器など固定して使用されてきた。そのため、メモリ状態
を識別する速度はあまり重要な問題でなかった。しかし
、プログラムやデータがＩＣカードに格納されるコンピ
ュータの開発や、大容量のメモリを内蔵したキャッシュ
カードの開発が進むにつれて、高速なメモリカードの抜
き差しが要求され、高速なメモリ制御が必要となる。

【０００９】これに関連する先行技術には、特開昭６２
−５２６５１号公報に開示されているように、メモリユ
ニット内に診断用コントローラを内蔵させ、ＣＰＵがこ
の診断用コントローラからの情報を受けてメモリユニッ
ト内に実装されているメモリ全体の容量を認識すること
ができるメモリ制御装置や、特開昭６２−７０９５７号
公報に開示されているメモリ容量の自動判別に関する技
術、および、特開昭６２−１５４１５１号公報に開示さ
れている記憶装置においてメモリサイズの異なるボード
を混在して構成した場合のボードセレクトに関する技術
がある。しかし、これらの技術はいずれも、システム動
作中にメモリ装置のメモリ容量を変更した場合にリアル
タイムに対応できないという欠点がある。

【００１０】

【発明が解決しようとする課題】本発明は、上記事情に
鑑みてなされたものであり、実装されているメモリチッ
プのメモリセル容量やメモリ全体の記憶容量、アクセス
スピードなどの属性をリアルタイムに識別し、その属性
に対応した制御を行うことを技術的課題とする。

【００１１】

【課題を解決するための手段】本発明は、上記課題を解
決するために、ＣＰＵと、当該ＣＰＵによって制御され
るメモリ制御部と、当該メモリ制御部によって制御され
るメモリとを備えるメモリ制御装置において、前記メモ
リは各メモリチップがその中にメモリセルとそのメモリ
セルを制御するためのステータス情報を固定する属性記
憶部分とを有する１個またはそれ以上のメモリチップで
構成されており、前記メモリ制御部は前記ステータス信
号を入力してそのステータス情報に対応する制御信号を
前記メモリに出力するように構成され、前記ステータス
信号を周期的に前記メモリチップへ入力することを特徴
とする。

【００１２】また、ＣＰＵと、当該ＣＰＵによって制御
されるメモリ制御部と、当該メモリ制御部によって制御
されるＤＲＡＭとを備えるメモリ制御装置において、前
記メモリは各メモリチップがその中にメモリセルとその
メモリセルを制御するためのステータス情報を固定する
属性記憶部分とを有する１個またはそれ以上のメモリチ
ップで構成されており、前記メモリ制御部は前記ステー
タス信号を入力してそのステータス情報に対応する制御
信号を前記メモリに出力するように構成し、前記ＤＲＡ
Ｍへのリフレッシュ要求を前記ステータス信号として入
力することを特徴とする。

【００１３】

【作用】本発明のメモリ制御装置は、メモリ制御部が周
期的にメモリに備える属性部分からのステータス情報を
取り込むため、そのステータス情報に対応する制御信号
を出力し、実装されているメモリに適したメモリ制御を
行うことができ、メモリ制御部はアクセス時におけるメ
モリ状態を容易に認識することができる。

【００１４】

【実施例】図１〜図７を用いて、本発明に係るメモリ装
置の実施例の説明を行う。

【００１５】図１は、本発明のメモリ制御装置のブロッ
ク図である。（１）はメモリ制御装置であり、ＣＰＵ（
２）と、このＣＰＵ（２）よって制御される動的メモリ
制御部（３）と、この動的メモリ制御部（３）によって
制御されるメモリ装置（４）と、周期的にメモリに固定
されたステータス情報の読み出し要求を行う周期的読み
出し要求発生部（５）とによって構成される。メモリ装
置がＤＲＡＭで構成される場合、周期的読み出し要求発
生部（５）は、リフレッシュ動作を要求するリフレッシ
ュ要求部として代用することができる。メモリ装置（４
）は図２に示すような内部構成をしたメモリチップ（６
）を用いる。メモリチップ（６）は、ビット容量に対応
する個数の各メモリセルが行および列のマトリックス状
に配列されているメモリセル（７）と、このメモリセル
（７）の特徴を示すステータス情報を記憶した属性記憶
部分（８）と、メモリセル（７）からのデータと属性記
憶部分（８）からのステータス情報をそれぞれ入力する
マルチプレクサ（９）と、マルチプレクサ（９）からの
データをデータバス（１０）に出力する入出力バッファ
（１１）とを備えている。さらに図示省略しているが、
クロック発生回路、行および列アドレスバッファ、行デ
コーダ、列デコーダなどを備えている。

【００１６】メモリセル（７）と属性記憶部分（８）に
は、メモリ制御部からのステータスコントロール信号を
付与する制御ライン（１２）が接続されている。メモリ
セル（７）には、内蔵の各セルのアドレスを指定するた
めのアドレスバス（１３）が接続されている。入出力バ
ッファ（１１）は、データバス（１０）に接続されてお
り、このデータバスとメモリチップ（６）との間のデー
タの入出力を司る。マルチプレクサ（９）は、属性記憶
部分（８）からのステータス情報とメモリセル（７）か
らの情報データとを選択し、入出力バッファ（１１）を
通じてデータバス（１０）に出力する機能を持つ。デー
タをメモリセル（７）にライトする場合は、入出力バッ
ファ（１１）からのデータをメモリセル（７）に入力す
る機能を持つ。

【００１７】メモリチップ（６）は、メモリセル（７）
の個数によって決まるメモリ容量を持っており、上述の
ように４Ｍビット、１Ｍビット、２５６Ｋビットなどが
存在する。メモリ装置（４）はメモリチップ（６）を一
つのボードに複数個搭載してメモリボードとして利用す
る。また、メモリチップは、異なる種類のメモリチップ
を混合して使用してもよい。

【００１８】システム動作中にメモリチップを入れ換え
ることによってメモリ装置の状態を変更した場合を例に
して動的なメモリ制御を説明する。

【００１９】図３に示すように、各メモリチップにはそ
れぞれ２ビットのステータス情報が固定されている。こ
の実施例では、メモリチップ内に固定されているステー
タス情報は、メモリ容量を示す情報とアクセススピード
の情報である。

【００２０】図４と図５は、図２に示したメモリチップ
を複数個用いて構成したメモリ装置の構成図である。図
４は、１ＭビットＤＲＡＭのメモリチップ１種類だけで
構成したメモリ装置の例である。この１ＭビットＤＲＡ
Ｍのメモリチップに固定されたステータス情報はＳ［０
，０］である。

【００２１】図５は、図４で示したメモリ装置の８Ｍビ
ットのうち上領域４Ｍビット分をシステム動作中に４Ｍ
ビットＤＲＡＭのメモリチップと入れ換え、全体で２０
Ｍビットの記憶容量を持つメモリ装置に変更した構成図
である。この４ＭビットＤＲＡＭのメモリチップに固定
されたステータス情報はＳ［１，０］　である。

【００２２】ＤＲＡＭのメモリチップ内部のメモリセル
は、１トランジスタと１キャパシタによって構成されて
いる。データはトランジスタを通ってキャパシタに充放
電された電荷量を「１」と「０」に対応して記憶される
。このメモリセルに蓄積された電荷は時間とともに消失
していくので、ある時間周期ごとにリフレッシュ動作を
実行する必要がある。

【００２３】このようにＤＲＡＭは、リフレッシュ動作
が必要不可欠であるので、本発明のメモリ制御装置は、
この周期的なリフレッシュ動作と並行してメモリチップ
からのステータス情報の読み出しを行うことで、動的に
メモリ制御を行うことを可能にしている。

【００２４】図６に、周期的読み出し要求発生部（５）
の代わりにリフレッシュ要求部（１５）を用いた場合の
ブロック図を示す。図７にメモリ制御のタイミング波形
図を示す。この図において、ＲＡＳは行アドレスストロ
ーブ信号、ＣＡＳは列アドレスストローブ信号、ＷＥは
ライトイネーブル信号、ＡＤＤＲＥＳＳはアドレス信号
、ＤＩＮは入力データ、ＤＯＵＴは出力データをそれぞ
れ示している。

【００２５】システムに電源を投入後、図７に示すよう
に通常のメモリアクセス（データリード、データライト
）が行われる。Ｔ１は、メモリ装置の状態が図４から図
５に変更された時刻である。

【００２６】リフレッシュ動作と並行してステータス情
報の読み出し動作を説明する。リフレッシュ要求部（１
５）は、リフレッシュタイマを用いて周期的にリフレッ
シュ動作の要求信号（１６）を動的メモリ制御部（７）
に出力する。この動的メモリ制御部（７）は、このリフ
レッシュ要求信号（１６）を受け取り、メモリ装置（１
４）にリフレッシュ動作を行う制御信号を出力する。こ
れと同時に、動的メモリ制御部（７）はステータスコン
トロール信号を出力し、各メモリチップから出力される
ステータス情報を読み込む。この場合、メモリチップ内
のマルチプレクサ（９）はステータスコントロール信号
によって属性記憶部分（８）からのステータス情報を選
択しデータバス（１０）上に出力する。

【００２７】動的メモリ制御部（７）は、このステータ
ス情報を取り込むことによって、現時点におけるメモリ
状態（各メモリ番地にどの種類のメモリチップが設置さ
れているかなど）を識別することができる。リフレッシ
ュ動作は、数μｓ（マイクロ秒）ごとに行われ動的メモ
リ制御部（７）は周期的にメモリ状態を認識することが
できる。このように、随時メモリ状態を識別することが
できるため、ＣＰＵ（２）からのメモリアクセスに応じ
て各メモリチップに適した制御信号を動的に切り換える
ことが可能となる。

【００２８】図４のようにメモリ装置のメモリ領域が複
数に分かれて構成される場合、各メモリチップは同時に
リフレッシュ動作が行われるが、メモリチップを複数個
用いた場合メモリの制御ラインの　ＯＵＴＰＵＴ・ＥＮ
ＡＢＬＥ信号を切り換えて上領域と下領域の各領域から
交互にステータス情報を出力するようにする。図４に示
すメモリ装置の上領域の場合は、４個のメモリチップか
らステータス情報がデータバスに出力されるので、出力
されるステータス情報は　Ｓ［０，０，０，０，０，０
，０，０］であ　る。下領域からも同じステータス情報
が出力される。一方メモリチップの入れ換え後のステー
タス情報は、下領域からは入れ換え前と同じステータス
情報が出力されるが、上領域からデータバスに出力され
るステータス情報は　Ｓ［０，１，０，　１，０，１，
０，１］　となる。このように、出力されたステータス
情報をメモリ制御部が周期的に読み込むことよってメモ
リ装置の状態をリアルタイムに識別することができる。 そして、メモリ制御部はこの情報に合致したメモリ制御
信号を動的に制御することができる。

【００２９】ステータス情報にメモリのアクセススピー
ドに関する情報を固定した場合も同様に行うことができ
る。

【００３０】

【発明の効果】本発明のメモリ制御装置によると、ＣＰ
Ｕは、メモリ構成の変更が生じたとしてもメモリ制御部
はそのメモリ状態に適応したメモリ制御を行うことがで
きるので、メモリ構成の変更ごとに特別な設定などの操
作を行う必要がなくなる。

【００３１】このため、メモリカードのようにシステム
動作中に容易にメモリ構成を変更することが可能となり
、メモリ装置を構成するメモリチップの選択に自由度が
増し、メモリ装置全体の構成にも自由度が増す。

【００３２】また、メモリカード内部におけるメモリチ
ップのエラー状態などの識別にも効果を発揮し、高速な
メモリ制御が必要とされるメモリ装置を構成することが
できる。

【図面の簡単な説明】

【図１】本発明のメモリ制御装置のブロック図である。

【図２】メモリ装置における１個のメモリチップの内部
構成図である。

【図３】メモリチップに固定された２ビットのステータ
ス情報を示す図である。

【図４】１ＭビットＤＲＡＭのメモリチップだけで構成
されたメモリ装置の構成図である。

【図５】図４のメモリ装置における１Ｍビットのメモリ
チップの一部を４Ｍビットのメモリチップに入れ換えた
後のメモリ装置の構成図である。

【図６】周期的にステータス情報を読み出す例としてリ
フレッシュ動作時に行う場合の説明図である。

【図７】動的メモリ制御のタイミング波形図である。

【符号の説明】

１　　メモリ制御装置 ２　　ＣＰＵ ３　　動的メモリ制御部 ４　　メモリ装置 ５　　周期的読み出し要求発生部

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　ＣＰＵと、当該ＣＰＵによって制御さ
   れるメモリ制御部と、当該メモリ制御部によって制御さ
   れるメモリとを備えるメモリ制御装置において、前記メ
   モリは各メモリチップがその中にメモリセルとそのメモ
   リセルを制御するためのステータス情報を固定する属性
   記憶部分とを有する１個またはそれ以上のメモリチップ
   で構成されており、前記メモリ制御部は前記ステータス
   信号を入力してそのステータス情報に対応する制御信号
   を前記メモリに出力するように構成され、前記ステータ
   ス信号を周期的に前記メモリチップへ入力することを特
   徴とするメモリ制御装置。
2. 【請求項２】　　ＣＰＵと、当該ＣＰＵによって制御さ
   れるメモリ制御部と、当該メモリ制御部によって制御さ
   れるＤＲＡＭとを備えるメモリ制御装置において、前記
   メモリは各メモリチップがその中にメモリセルとそのメ
   モリセルを制御するためのステータス情報を固定する属
   性記憶部分とを有する１個またはそれ以上のメモリチッ
   プで構成されており、前記メモリ制御部は前記ステータ
   ス信号を入力してそのステータス情報に対応する制御信
   号を前記メモリに出力するように構成し、前記ＤＲＡＭ
   へのリフレッシュ要求を前記ステータス信号として入力
   することを特徴とするメモリ制御装置。