JPH0218780A - リフレッシュ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、擬似スタティックランダムアクセスメモリの
リフレッシュに使用されるリフレッシュ制御回路に関す
る。

（従来の技術） 最近、擬似スタティックランダムアクセスメモリ（ＰＳ
ＲＡＭ）が開発され、その需要が急激に伸びている。そ
のＰＳＲＡＭは、メモリを構成するメモリセルとして、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）で用
いているトランジスタ１個及びキャパシタ１個からなる
ダイナミック型のメモリセルを用い、周辺回路としては
スタデイツクランダムアクセスメモリ（ＳＲＡＭ）にお
ける周辺回路と同様な回路を用いたものである。

そのように構成したことから、ＰＳＲＡＭは、ＤＲＡＭ
の特徴である低コスト及び大容量性という特徴と、ＳＲ
ＡＭの特徴である使い易いという特徴を合せ持ったもの
となっている。

ＰＳＲＡＭは、上述のように、ＤＲＡＭと同じダイナツ
ク型のメモリセルを使用する。そのため、メモリセル中
のデータの記憶を保持するためのリフレッシュ動作が必
要である。そのリフレッシュ動作の制御を容易とするた
め、メモリデバイス自身にリフレッシュ制御用の入力端
子ＲＦＳＨを設けている。現在製品化されているＰＳＲ
ＡＭでは、各メモリのリフレッシュは、各メモリがアク
セスされていない時に、ＲＦＳＨ信号を用いて行われる
。

コンピュータシステムとして、第５図に示すように、デ
ータの読み／書きにＰＳＲＡＭＩを用い、ＲＯＭ２から
読み出した実行命令をＭＰＵ３で実行するものがある。

このようなシステムにおいては、ＲＯＭ２からの実行命
令の読み出し中は、データ用のＰＳＲＡＭｌはアクセス
されていない。

よって、その読み出し中に、ＰＳＲＡＭＩのリフレッシ
ュを行えばよい。

即ぢ、第６図は、第５図に示すシステムの動作の一例を
示すものである。この例１′：おいては、ＭＰＵ３は、
第６図（ａ）に示すように、ＲＯＭ２からの命令読出し
く期間Ｉ）、Ｐ′ＳＲＡＭ１からのデータ読出しく期間
Ｈ）、ＲＯＭ２からの命令の読出しく期間（■）、及び
ＰＡＲＡＭＩへのデータ書込み（期間■）を行う。つま
り、そのシステムの動作時間の１／２以上はＲＯＭ２の
読出しを行っている。従って、命令読出しの期間Ｉ。

■等を、同図（ｆ）に示すように、ＰＳＲＡＭＩのリフ
レッシュの期間として用いれば、一定期間内にＰＳＲＡ
Ｍの全てのメモリをリフレッシュするのは容易である。

なお、第６図（ｂ）〜（ｅ）は、ＰＳＲＡＭＩ及びＲＯ
Ｍ　２の各端子に、ＭＰＵ３及びデコーダ４から加えら
れる信号のレベルを示す。そのようなレベルの信号を上
記各端子に加えることにより、ＭＰＵ３及びＰＳＲＡＮ
ｌｌは各期間１〜■において前記の如き動作を行う。

そして、第６図（ｂ）、（Ｃ）はデコーダ４からＲＯＭ
２及びＰＳＲＡＭＩのそれぞれのＣＥ端子に加えられる
信号を示す。同図（ｄ）は、ＭＰＵｊのＫＬ）Ｎｆ′ｆ
Ｊ’ｂ、？’、ｉＫＡＭ１のＱＷ／ＲＦＳＨ端子及びＲ
ＯＭ　２のＤＥ端子に加えられる信号を示す。同図（ｅ
）は、ＭＰＵ３のＷＲ端子からＰＳＲＡＭＩのＲ／Ｗ端
子に加えられる信号を示す。

（発明が解決しようとする課題） しかしながら、ＲＯＭを使用しないで命令もデータも同
じＰＳＲＡＭに記憶するシステムや、動作スピードの遅
い音声システムや一部画像情報を扱うシステムにおいて
は、上記のようなリフレッシュ制御は実際上不可能であ
った。このようなシステムでリフレッシュ制御を行うに
は、以下の各種の回路要素、即ち、リフレッシュの必要
な時期を監視するタイマー、ＰＳＲＡＭに対するリフレ
ッシュとアクセスが競合した場合にどちらに優先順位を
与えるかを決める調停回路、及びリフレッシュ中にシス
テムに動作を待たせる回路等が必要となる。これにより
、システムが複雑となり、ＰＳＲＡＭの特徴である低コ
スト性や使い易さといった点が阻害される。

（発明が解決しようとする課題） 本発明は、上記に鑑みてなされたもので、その目的は、
ＰＳＲＡＭをリフレッシュするためのリフレッシュ制御
回路を簡単な構成のものとして提供することにある。

〔発明の構成〕

（課題を解決するための手段） 本発明のリフレッシュ制御回路は、制御手段からの第１
チップイネーブル信号を遅延して擬似スタティックラン
ダムアクセスメモリの第２チップイネーブル信号として
出力する遅延回路と、前記第１チップイネーブル信号が
選択レベルから非選択レベルへ変化するのに応じて、擬
似スタティックランダムアクセスメモリをリフレッシュ
するリフレッシュ制御信号を非リフレッシュレベルに変
化させ、且つ非リフレッシュレベルにある前記リフレッ
シュ制御信号を前記第２チップイネーブル信号が選択レ
ベルから非選択レベルに変化した後に前記リフレッシュ
レベルに復帰させるリフレッシュ制御信号出力回路と、
を備えるものとして構成される。

（作　用） 制御手段からの第１チップイネーブル信号は遅延回路に
よって遅延され、擬似スタティックランダムアクセスメ
モリＣＰＳＲＡＭ）の第２チップイネーブル信号として
出力される。

上記第１チップイネーブル信号が選択レベルから非選択
レベルに変化すると、リフレッシュ制御信号出力回路か
ら出力されるリフレッシュ制御信号もレベル変化する。

即ち、第１チップイネーブル信号が上記の如くレベル変
化すると、リフレッシュ制御信号は非リフレッシュレベ
ルに変化する。

その状態は一定時間維持され、第２チップイネーブル信
号が選択レベルから非選択レベルに変化した後に、リフ
レッシュ制御信号は非リフレッシュレベルからリフレッ
シュレベルに復帰する。つまり、ＰＳＲＡＭはその非選
択状態においてリフレッシュ状態となり、リフレッシュ
される。そのリフレッシュはＰＳＲＡＭのアクセス後に
必然的にリフレッシュされることとなる。

（実施例） 第２図及び第３図は、本発明の詳細な説明するブロック
図及びタイミング図である。第３図（ａ）に示すＭＰＵ
からのチップイネーブル信号ＣＥを変化検出回路１１と
遅延回路１２とに入力する。

変化検出回路１１からは第３図（Ｃ）に示す信号が得ら
れる。この信号は、ＰＳＲＡＭの出力制御／リフレッシ
ュ制御信号ＯＥ　／　Ｒｌ”　Ｓ　Ｈ信号である。遅延
回路１２からは第３図（ｂ）に示す信号が得られる。こ
の信号はＰＳＲＡＭのチップイネーブル信号ＣＥ信号で
ある。第３図（ａ）〜（ｃ）に示された信号間には次の
ような関係がある。即ち、同図（ａ）に示す信号ＣＥが
、一定の時間遅延したものが同図（ｂ）に示す信号ＣＥ
である。

同図（ａ）に示ず信号ＣＥのＨからＬへ、ＬからＨのレ
ベル変化に応じて、同図（Ｃ）に示ず信号ＯＥ／ＲＦＳ
ＨはＬからＨへ変化し、一定時間後に再びＬに戻る。

第３図を参照して第２図の回路の動作をより詳細に説明
する。時刻１０において同図（ａ）のＭＰＵの信号ＣＥ
がＨからＬへレベル変化すると、同図（ｃ）のＰＳＲＡ
Ｍの信号ＯＥ／ＲＦＳＨが時刻ｔ１においてＬからＨに
レベル変化し、その後時刻ｔ３においてＨからＬへレベ
ル変化する。

時刻１．１　　の間の時刻ｔ２において、同図（ｂ）の
ＰＳＲＡＭの信号ＣＥがＨからＬにレベル変化する。こ
れにより、ＰＳＲＡＭは、選択状態において信号ＯＥ／
ＲＦＳＨがＬレベルとなることから、読み出し又は書き
込み動作を行う。即ち、ＭＰＵから書き込み信号ＷＲが
出力されていない場合は読み出し動作を行い、出力され
ている場合は書き込み動作を行う。

時刻ｔ４において同図（ａ）のＭＰＵの信号ＣＥがＬか
らＨにレベル変化すると、時刻ｔ５において同図（ｃ）
のＰＳＲＡＭの信号ＯＥ／ＲＦＳＨがＬからＨレベル変
化し、その後時刻ｔ７においてＨからＬへレベル変化す
る。時刻ｔ５．ｔ７の間の時刻ｔａにおいて、同図（ｂ
）の信号ＰＳＲＡＭのＣＥがＬからＨヘレベル変化する
。これにより、ＰＳＲＡＭは、非選択状態において信号
ＯＥ／ＲＦＳＨがＬレベルとなることから、リフレッシ
ュ動作を行う。つまり、ＰＳＲＡＭは、１回アクセスさ
れる毎に、そのアクセス後に必然的にリフレッシュ動作
を行うこととなる。よって、第２図の回路を用いれば、
リフレッシュを行うための制御回路を別途用いる必要は
ない。

第４図は、第２図に示す回路の一具体例を示すものであ
る。ＭＰＵの信号ＣＥはインバーター１を介して、抵抗
ＲとコンデンサＣ１から成る遅延回路１５に加えられる
。その遅延回路１５からの出力はインバ−ターブル信え
られる。そのインバータＩ２からの出力がＰＳＲＡＭの
チップイネーブル信号ＣＥとして取り出されると共に抵
抗Ｒ２とコンデンサＣ２とから成る遅延回路１６に加え
られる。その遅延回路１６の出力はインバータＩ３を介
してＮＯＲ及びＮＡＮＤ　１の一方への入力端子に加え
られる。上記ＮＯＲ及びＮＡＮＤｌの他方の入力端子に
はＭＰＵの信号ＣＥが加えられている。上記ＮＯＲ及び
ＮＡＮＤＩの出力はＮＡＮＤＩＩに加えられ、そのＮＡ
ＮＤＩＩからＰＳＲＡＭの信号ＯＥ／ＲＦＳＨが取り出
される。

第１図は、ＰＳＲＡＭを複数個使用する場合の実施例を
示す。同図かられかるように、ＭＰＵ（あるいは制御装
置）３からのメモリクエスト信号ＭＲＥＱを、第２図に
示し７た変化検出回路１１と遅延回路１２に加える。こ
れらの回路１］。

１２はリフレッシュ制御回路１３を構成する。変化検出
回路１１の出力を全てのＰＳＲＡＭｌａ。

ｌｂ、・・・の出力制御／リフレッシュ制御端子ＯＥ／
ＲＦＳＨに加える。遅延回路１２の出力はデコーダ４の
クロック端子ＣＫに加える。そのデコーダ４は複数のＰ
ＳＲＡＭｌａ、ｌｂ、・・・のうちの１つを選択するた
めのものである。そのデコーダ４の出力を全てのＰＳＲ
ＡＭｌａ、ｌｂ、・・・のチップイネーブル端子ＣＥに
加える。その他の構成は第１図に示す通りである。即ち
、ＭＰＵ３のデータ端子Ｄ　ａ、　ｔ　ａをＰＳＲＡＭ
ｌａ、ｌｂ、−・・のデータ端子Ｄｏ−Ｄ７に接続して
いる。さらにＭＰＵ３のアドレス端子Ａｄｄを各ＰＳＲ
ＡＭｌａ　　ｌｂ、・・・のアドレス端子Ａｄｄに接続
すると共にデコーダ４に接続している。

第１図を第２図と比較すると、第１図では、変化検出回
路１１及び遅延回路１２にＭＰＵの信号ＣＥに代えて信
号ＭＲＥＱを加え、さらに、遅延回路１２の出力を直接
ＰＳＲＡＭＩ　ａ、１ｂ、−の端子ＣＥに加える代わり
にデコーダ４の端子ＣＫに加え、デコーダ４からの出力
を上記端子ＣＥに加えるようにしており、これらの点に
おいて第２図と異っている。しかしながら、第１図の回
路も第２図の回路とほぼ同様に動作する。即ち、ＭＰＵ
の信号Ｍ　ＲＥ：　Ｑが第３図（ａ）に示す如くにレベ
ルを変化すると、変化検出回路１１から第３図（Ｃ）に
示す信号がＰＳＲＡＭｌａ、ｌｂ・・・の端子ＯＥ／Ｒ
ＦＳＨに加えられ、且つ遅延回路１１２から第３図（ｂ
）に示す信号がデコーダ４の端子ＣＫに加えられる。デ
コーダ４は、端子ＣＫに遅延回路１２からの信号が加え
られることにより動作する。その動作によりデコーダ４
は、ＭＰＵ３からの信号Ａｄｄをデコードして出力する
。その出力は各ＰＳＲＡＭ１ａ、ｌｂ、・・・に加えら
れ、ＰＳＲＡＭの１つをイネーブル状態とする。つまり
、１つのＰＳＲＡＭが選択される。選択されたＰＳＲＡ
Ｍはアクセス後に、第３図を参照して先に述べたのと同
様にして、リフレッシュされる。また、選択されなかっ
たその他のＰＳＲＡＭは、選択されたＰＳＲＡＭのアク
セス時と、選択されたＰＳＲＡＭがリフレッシュされる
時の計２回リフレッシュされる。

第１図において、接続すべきＰＳＲＡＭｌａ。

ｌｂ、・・・の数がいくつであっても、リフレッシュ制
御回路１３は１つだけでよいのは当然である。

以上に述べた実施例によれば、次の効果が得られる。即
ち、第２図に示した比較的簡単な回路で、ＰＳＲＡＭの
リフレッシュ制御が可能となる。そのため、リフレッシ
ュの必要な時期を検出するタイマーや、そのタイマーか
ら出力されるリフレッシュの要求とＭＰＵからのアクセ
スが競合した場合に、どちらの動作を優先させるかの制
御を行う回路が不用となり、システムの簡素化が可能と
なる。又、この第２図の回路を用いることにより、リフ
レッシュ制御についてのみ特別に考える必要がない。こ
のため、ＰＳＲＡＭをＳＲＡＭと同じに使える。これに
より、システムの設計が容易となり、この点からもシス
テムの簡素化が可能となる。

〔発明の効果〕

本発明によれば、ＰＳＲＡＭのリフレッシュをＰＳＲＡ
Ｍがアクセスされた後に必然的に行うことができ、よっ
てＰＳＲＡＭのリフレッシュのだめの他の回路を必要と
せず、これによりシステムを簡単で安価なものとするこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明を概念的に示すブロック図、第３図はその動作を示す
タイミングチャート、第４図は第２図の詳細の一例を示
す回路図、第５図は従来のシステムのブロック図、第６
図はその動作を示すタイミングチャートである。 ｌａ。 １ｂ・・・ＰＳＲＡＭ。 ３・・・ＭＰ　Ｕ。 コーグ、 〕３・・・リフレッシュ制御回路。

Claims (1)

1. 【特許請求の範囲】 制御手段からの第１チップイネーブル信号を遅延して擬
   似スタティックランダムアクセスメモリの第２チップイ
   ネーブル信号として出力する遅延回路と、 前記第１チップイネーブル信号が選択レベルから非選択
   レベルへ変化するのに応じて、擬似スタティックランダ
   ムアクセスメモリをリフレッシュするリフレッシュ制御
   信号を非リフレッシュレベルに変化させ、且つ非リフレ
   ッシュレベルにある前記リフレッシュ制御信号を前記第
   ２チップイネーブル信号が選択レベルから非選択レベル
   に変化した後に前記リフレッシュレベルに復帰させるリ
   フレッシュ制御信号出力回路と、 を備えることを特徴とするリフレッシュ制御回路。