JPS58215790A - ダイナミツクｒａｍのリフレツシユ回路 - Google Patents
ダイナミツクｒａｍのリフレツシユ回路Info
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- JPS58215790A JPS58215790A JP57096166A JP9616682A JPS58215790A JP S58215790 A JPS58215790 A JP S58215790A JP 57096166 A JP57096166 A JP 57096166A JP 9616682 A JP9616682 A JP 9616682A JP S58215790 A JPS58215790 A JP S58215790A
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- Japan
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- row
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-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ダイナミックＲＡＭ（ランダム・アクセス
・メモリ）におけるリフレッシュ回路に関する。
・メモリ）におけるリフレッシュ回路に関する。
ダイナミックＲＡＭにおい又は、メモリセルに記憶され
た情報を保持するためＫ、約２ミリ秒（ｍｓ）ととにリ
フレッシュを行なう必要がある。
た情報を保持するためＫ、約２ミリ秒（ｍｓ）ととにリ
フレッシュを行なう必要がある。
リフレッシュは通常メモリマトリックスの一行コとに順
に行なわれる。従っ又、全てのメモリナー回リフレッシ
ュするのに必要なサイクル数は、メモリマトリックスの
行数に等しくなる。
に行なわれる。従っ又、全てのメモリナー回リフレッシ
ュするのに必要なサイクル数は、メモリマトリックスの
行数に等しくなる。
リフレッシュの方法とじ又は、各行に対する１１フレツ
シユを２ ｍ ｓの時間内に分散し工賃なうシングルモ
ードが一般的である。つまり、マイクロプロセッサ（以
下ＭＰＵと称する）の動作クロック信号（システムクロ
ック）の数サイクルに一回の割合で、ＭＰＵの動作を停
止させ℃、各行のりフレッシ＄８−実行して行く。
シユを２ ｍ ｓの時間内に分散し工賃なうシングルモ
ードが一般的である。つまり、マイクロプロセッサ（以
下ＭＰＵと称する）の動作クロック信号（システムクロ
ック）の数サイクルに一回の割合で、ＭＰＵの動作を停
止させ℃、各行のりフレッシ＄８−実行して行く。
第１図は、従来のリフレッシュ回路の一般的な構成例を
示す。ＭＰＵ１に供給されるクロック信号φ鵞が、リフ
レッシュ用のタイマカウンタ２へも入力され℃いる。そ
し℃、タイマカウンタ２が所定のパルス数（ｍ個）を計
数すると、リフレｙシェ要求信号Ｐｒが発生されてＭＰ
ＵＩＫ供給される。すると、ＭＰＵ１はプログラムの実
行な停止し工、リフレッシュカウンタ３に制御信号ＰＣ
を出力する。
示す。ＭＰＵ１に供給されるクロック信号φ鵞が、リフ
レッシュ用のタイマカウンタ２へも入力され℃いる。そ
し℃、タイマカウンタ２が所定のパルス数（ｍ個）を計
数すると、リフレｙシェ要求信号Ｐｒが発生されてＭＰ
ＵＩＫ供給される。すると、ＭＰＵ１はプログラムの実
行な停止し工、リフレッシュカウンタ３に制御信号ＰＣ
を出力する。
リフレッシュカウンタ３は制御信号Ｐ。が入っ℃来ると
、一つカウントアツプされ℃行アドレス信号Ａｌｌマル
チプレクサ４に対して出力する。すると、マルチプレク
サ４によっ工、その行アドレス信号に対応したメモリマ
トリックス５内のある行が選択されてリフレッシュが行
なわれる。
、一つカウントアツプされ℃行アドレス信号Ａｌｌマル
チプレクサ４に対して出力する。すると、マルチプレク
サ４によっ工、その行アドレス信号に対応したメモリマ
トリックス５内のある行が選択されてリフレッシュが行
なわれる。
ところで、ダイナミックＲＡＭにおいては、ある行が何
らかの原因により選択状態にされれば、結果的にリフレ
ッシュがなされたことＫなる。つまり、ＭＰＵによるプ
ログラム実行中に、メモリの書込み、読出しのために）
Ｉ、ＡＭ内のある行が選択されたとすると、その行のメ
モリセルはすべてリフレッシュされたのと同じ状態にさ
れる・しかしながら、従来のりフレッシュ回路は、ＭＰ
Ｕのプログラムとは全く別個に動作し℃いるので、ＭＰ
Ｕによっである行が選択され”Ｃ＋７７レツシーが不要
な状態になり又いたとし又も、２ｍｓに一回は必ずリフ
レッシュな行なっていた。つまり、従来のダイナミック
ＲＡＭにおいては、一部のメモリセルは一定時間内に何
度も重複してリフレッシュと同等の状態にされていた。
らかの原因により選択状態にされれば、結果的にリフレ
ッシュがなされたことＫなる。つまり、ＭＰＵによるプ
ログラム実行中に、メモリの書込み、読出しのために）
Ｉ、ＡＭ内のある行が選択されたとすると、その行のメ
モリセルはすべてリフレッシュされたのと同じ状態にさ
れる・しかしながら、従来のりフレッシュ回路は、ＭＰ
Ｕのプログラムとは全く別個に動作し℃いるので、ＭＰ
Ｕによっである行が選択され”Ｃ＋７７レツシーが不要
な状態になり又いたとし又も、２ｍｓに一回は必ずリフ
レッシュな行なっていた。つまり、従来のダイナミック
ＲＡＭにおいては、一部のメモリセルは一定時間内に何
度も重複してリフレッシュと同等の状態にされていた。
この発明はこのような点に着目し又なされたもので、メ
モリマ） ＋７ツクスのある行が何らかの原因で一匿選
択されたならば、次の２ｍｓの間はその行がリフレッシ
ュ回路圧よっ工選択されることがないようにすることに
より、１ｊフレツシユの回数を減らし、＋７７し、ソシ
ュに伴なうＭＰ、Ｕの停止時間な減少させ王、プログラ
ムの実行時間な短縮できるよ５＆Ｃすることを目的とす
る。
モリマ） ＋７ツクスのある行が何らかの原因で一匿選
択されたならば、次の２ｍｓの間はその行がリフレッシ
ュ回路圧よっ工選択されることがないようにすることに
より、１ｊフレツシユの回数を減らし、＋７７し、ソシ
ュに伴なうＭＰ、Ｕの停止時間な減少させ王、プログラ
ムの実行時間な短縮できるよ５＆Ｃすることを目的とす
る。
そのためにこの発明は、メモリマトリックスのｎ個の行
アドレスにそれぞれ対応する７ラグシ構成するようなｎ
ビットのメモリ素子からなるｌ（、ＡＭを設け、メモリ
マ） ＩＪックス内のある行がＭＰＵによりて選択され
たならば、その行に対応するフラグ（ビット）に′１′
を立てることにより、一定時間内はりフレッシュ回路に
よりその行が重複して選択されないようにしたことす特
徴とする。
アドレスにそれぞれ対応する７ラグシ構成するようなｎ
ビットのメモリ素子からなるｌ（、ＡＭを設け、メモリ
マ） ＩＪックス内のある行がＭＰＵによりて選択され
たならば、その行に対応するフラグ（ビット）に′１′
を立てることにより、一定時間内はりフレッシュ回路に
よりその行が重複して選択されないようにしたことす特
徴とする。
以下図面に基づいてこの発明を説明する。
第２図は本発明に係るＩノフレッシュ回路の一実施例な
示すもので、第１図に示す従来例と同一の部分には同一
の符号な付し工説明する。
示すもので、第１図に示す従来例と同一の部分には同一
の符号な付し工説明する。
この実施例では、タイマカウン４１２ｂ’Ｚｍｓ内にメ
モリマトリックス５０行数の２倍の数のリフレッシェ要
求信号ｐｔ出力するようにその設足値が決められ℃いる
。つまり、ＭＰＵＩに入力されるクロック信号φ、を計
数するようにされた場合には、タイマカウンタ２の設定
値は第１図の従来例における設定値の２分の１にされる
。
モリマトリックス５０行数の２倍の数のリフレッシェ要
求信号ｐｔ出力するようにその設足値が決められ℃いる
。つまり、ＭＰＵＩに入力されるクロック信号φ、を計
数するようにされた場合には、タイマカウンタ２の設定
値は第１図の従来例における設定値の２分の１にされる
。
また、この回路では、メモリマトリックス５の４個の行
のそれぞれ対応するフラグを構成するようなｎビットの
メモリ素子からなるＲＡＭ６と、リフレッシュカウンタ
３または第１のマルチプレクサ４から出力される行アド
レス信号により上記１（、ＡＭ ６内の対応するメモリ
素子（フラグ）な選択する第２のマルチプレクサ７と、
遅延線８および遅延フリップフロップ９とが新たに設け
られ工いる。
のそれぞれ対応するフラグを構成するようなｎビットの
メモリ素子からなるＲＡＭ６と、リフレッシュカウンタ
３または第１のマルチプレクサ４から出力される行アド
レス信号により上記１（、ＡＭ ６内の対応するメモリ
素子（フラグ）な選択する第２のマルチプレクサ７と、
遅延線８および遅延フリップフロップ９とが新たに設け
られ工いる。
次に、この回路の動作な説明する。
タイマカウンタ２がクロック信号φ、をｍ／２個計数す
ると、リフレッシ−要求信号Ｐｒが出力される。リフレ
ッシＳ要求信号Ｐ、かりフレッシュカウンタ３に入力さ
れると、行アドレス信号が一つずつ出力されて、マルチ
プレクサ（ＭＰＸ）４および７に供給される。すると、
マルチプレクサ７によって行アドレス信号に対応するｌ
（、ＡＭ ６内のビットが選択される。このとき、ＲＡ
Ｍ６は、クロック信号φ、シ］／４す、イクル（２５０
ｎｓ）だけ遅延される遅延ｉ８の出力φ、（第３図参照
）と上記リフレッシュ要求信号Ｐｒとが入力され１いる
ＡＮＤゲート１０の出力信号Ｂによって、Ｒ／Ｗ端子が
ハイレベル忙され、読出し状態にされている。そのため
、マルチプレクサ７によっ工選択されたビットの情報が
読み出されて、出力端子り。ｕｌからフリップフロップ
９に出力され、フリップフロップ９によっＣその出力状
態が一定時間保持される。
ると、リフレッシ−要求信号Ｐｒが出力される。リフレ
ッシＳ要求信号Ｐ、かりフレッシュカウンタ３に入力さ
れると、行アドレス信号が一つずつ出力されて、マルチ
プレクサ（ＭＰＸ）４および７に供給される。すると、
マルチプレクサ７によって行アドレス信号に対応するｌ
（、ＡＭ ６内のビットが選択される。このとき、ＲＡ
Ｍ６は、クロック信号φ、シ］／４す、イクル（２５０
ｎｓ）だけ遅延される遅延ｉ８の出力φ、（第３図参照
）と上記リフレッシュ要求信号Ｐｒとが入力され１いる
ＡＮＤゲート１０の出力信号Ｂによって、Ｒ／Ｗ端子が
ハイレベル忙され、読出し状態にされている。そのため
、マルチプレクサ７によっ工選択されたビットの情報が
読み出されて、出力端子り。ｕｌからフリップフロップ
９に出力され、フリップフロップ９によっＣその出力状
態が一定時間保持される。
そして、ｌ（、ＡＭ６から読み出された情報が′Ｏ“な
らば、インバータ１１によって反転されて、ＡＮＤゲー
ト１２の一万の入力端子がハイレベルにされる。このと
き、ＡＮＤゲー）１２の他方の入力端子は前記リフレッ
シュ要求信号Ｐｒによって既にハイレベルにされている
ため、ＡＮＤゲート１２の出力がハイレベル忙される。
らば、インバータ１１によって反転されて、ＡＮＤゲー
ト１２の一万の入力端子がハイレベルにされる。このと
き、ＡＮＤゲー）１２の他方の入力端子は前記リフレッ
シュ要求信号Ｐｒによって既にハイレベルにされている
ため、ＡＮＤゲート１２の出力がハイレベル忙される。
すると、ＭＰＵＩはサイクルを停止し又、マルチプレク
サ４に対してバスドライブ信号のような制御信号ＰＣを
出力する。これによっ又、マルチプレクサ４は、リフレ
ッシュカウンタ３から出力され℃いる行アドレス信号に
対応するメモリマトリックス５内のある行を選択し、リ
フレッシュが行なわれる。
サ４に対してバスドライブ信号のような制御信号ＰＣを
出力する。これによっ又、マルチプレクサ４は、リフレ
ッシュカウンタ３から出力され℃いる行アドレス信号に
対応するメモリマトリックス５内のある行を選択し、リ
フレッシュが行なわれる。
一万、上記）（、ＡＭ６から読み出された情報が１１″
の場合には、インバータ１１の出力がロウレベルになっ
−（、ＡＮＤゲート１２の出力はロウレベルのままにさ
れる。そのため、ＭＰＵ１はサイクルを停止することな
（プログラムな続行し、制御信号Ｐ。も出力しない。従
って、この場合にはリフレッシュが行なわれない。
の場合には、インバータ１１の出力がロウレベルになっ
−（、ＡＮＤゲート１２の出力はロウレベルのままにさ
れる。そのため、ＭＰＵ１はサイクルを停止することな
（プログラムな続行し、制御信号Ｐ。も出力しない。従
って、この場合にはリフレッシュが行なわれない。
なお、ＲＡＭ６から読み出された情報が７リツプフロツ
プ９によって保持され℃いる間に、ＡＮＤゲート１０の
出力Ｂが、遅延線８の出力Ｐｄに同期し又立下がる。そ
のため、ｌ（、ＡＭ ６のｌ−Ｌ／Ｗ端子がロウレベル
にされて、ＲＡＭ６は書込み状態にされる。その結果、
フリップフロップ９の出力Ｑすなわち読み出１された情
報が′０“のときは、その出力Ｑと１ｊフレッシュ要求
償号Ｐｒ （＝１）とが入力されているＮＡＮＤゲー１
−１３の出力がハイレベルにされ、ｌ（、ＡＭｅ内の選
択されているビットが′ｌ＃に書き直される。また、読
み出された情報が′１“であったときは、ＮＡＮＤゲー
ト１３の出力がロウレベル忙され、ｌ（、ＡＭ６の選択
ビットは′０′に書き直される。
プ９によって保持され℃いる間に、ＡＮＤゲート１０の
出力Ｂが、遅延線８の出力Ｐｄに同期し又立下がる。そ
のため、ｌ（、ＡＭ ６のｌ−Ｌ／Ｗ端子がロウレベル
にされて、ＲＡＭ６は書込み状態にされる。その結果、
フリップフロップ９の出力Ｑすなわち読み出１された情
報が′０“のときは、その出力Ｑと１ｊフレッシュ要求
償号Ｐｒ （＝１）とが入力されているＮＡＮＤゲー１
−１３の出力がハイレベルにされ、ｌ（、ＡＭｅ内の選
択されているビットが′ｌ＃に書き直される。また、読
み出された情報が′１“であったときは、ＮＡＮＤゲー
ト１３の出力がロウレベル忙され、ｌ（、ＡＭ６の選択
ビットは′０′に書き直される。
このように、ＲＡＭ６の各ビットは、リフレッシュ要求
信号Ｐ によりて、ゝ（）“の場合は′１Ｎｙ、′１Ｎ
の場合は′ＯＩ′にというように交互忙書き直され又行
く。そし又、各ビットが町“のときは前述のごとくリフ
レッシ−４ま行なわれない。
信号Ｐ によりて、ゝ（）“の場合は′１Ｎｙ、′１Ｎ
の場合は′ＯＩ′にというように交互忙書き直され又行
く。そし又、各ビットが町“のときは前述のごとくリフ
レッシ−４ま行なわれない。
そのため、リフレッシュ要求信号Ｐｒが、タイマカウン
タ２から２ｍｓの間に従来の２倍出力されても、実際に
行なわれるリフレッシュの回数は従来と変わらないこと
になる。
タ２から２ｍｓの間に従来の２倍出力されても、実際に
行なわれるリフレッシュの回数は従来と変わらないこと
になる。
なお、リフレッシュが行なわれ又も行なわれなく又も、
リフレッシュ要求信号Ｐｒの立下がりに同期し又リフレ
ッシュカウンタ３がカウントアツプされる。
リフレッシュ要求信号Ｐｒの立下がりに同期し又リフレ
ッシュカウンタ３がカウントアツプされる。
さらに、上記）ＬＡＭ６は、ＭＰＵＩの動作中にも各ビ
ットに情報が書き込まれる。すなわち、ＭＰＵＩによっ
て、ＲＡＭ（メモリマトリックス）５の書込みおよび読
出しが行なわれる際には、ＭＰＵＩからアドレスバス１
４に出力されるアドレス信号のうち行アドレスに相当す
る信号が第１のマルチプレクサ４な介し℃第２のマルチ
プレクサ７に供給される。これ忙よって、ＭＰＵＩによ
す選択されたメモリマトリックス５内の行に対応するｌ
（、ＡＭ ｅ内のビット（フラグ）が選択される。
ットに情報が書き込まれる。すなわち、ＭＰＵＩによっ
て、ＲＡＭ（メモリマトリックス）５の書込みおよび読
出しが行なわれる際には、ＭＰＵＩからアドレスバス１
４に出力されるアドレス信号のうち行アドレスに相当す
る信号が第１のマルチプレクサ４な介し℃第２のマルチ
プレクサ７に供給される。これ忙よって、ＭＰＵＩによ
す選択されたメモリマトリックス５内の行に対応するｌ
（、ＡＭ ｅ内のビット（フラグ）が選択される。
このとき、リフレッシュ要求信号Ｐｒはロウレベルであ
るため、ＡＮＤゲート１０の出力Ｂがロウレベ／Ｉ／に
されて、ｋ４ＪＡＭ６は書込み状態にされているととも
に、ＮＡＮＤゲート１３の出力はリフレッシュ要求信号
Ｐ が′（）“であるため１１′にされる。その結果、
ＭＰＵＩＣより℃選択された行に対応するｌ（、ＡＭ６
内のビットには′１′が書き込まれる。
るため、ＡＮＤゲート１０の出力Ｂがロウレベ／Ｉ／に
されて、ｋ４ＪＡＭ６は書込み状態にされているととも
に、ＮＡＮＤゲート１３の出力はリフレッシュ要求信号
Ｐ が′（）“であるため１１′にされる。その結果、
ＭＰＵＩＣより℃選択された行に対応するｌ（、ＡＭ６
内のビットには′１′が書き込まれる。
しかして、前述したように、ＲＡＭ６内のあるビットが
′１“Ｋされていると、リフレッシュ要求信号Ｐｒによ
つ工すフレツシエカウンタ３からそのビットに対応する
行アドレス信号が出力されても、ＩＩリフレッシュ実行
されず、ＭＰＵ１も停止されない。
′１“Ｋされていると、リフレッシュ要求信号Ｐｒによ
つ工すフレツシエカウンタ３からそのビットに対応する
行アドレス信号が出力されても、ＩＩリフレッシュ実行
されず、ＭＰＵ１も停止されない。
従つ℃、従来の回路に比べ［ＭＰＵ１によつ℃選択され
る行の分だけは、１１フイツシユの回数が少なくされる
、 なお、ＭＰＵＩによつ工選択された行について、次のり
フレッシ：Ｌ４イミングでリフレッシュが省略されても
、対応するビットの書き換え（′１＃→１０′）は行な
われる。そのため、その次のリフレッシュタイミングま
でに、ＭＰＵＩによってその行ｔ″ χも選択されなか
った場合にはりフレッシユ 行なわれるようになる。こ
れによって、リフレッシ−を省略した場合にも、次の２
ｍ ｓの間に少なくとも一回リフレッシュ回路による
リフレッシュ状態が保証されることになる。
る行の分だけは、１１フイツシユの回数が少なくされる
、 なお、ＭＰＵＩによつ工選択された行について、次のり
フレッシ：Ｌ４イミングでリフレッシュが省略されても
、対応するビットの書き換え（′１＃→１０′）は行な
われる。そのため、その次のリフレッシュタイミングま
でに、ＭＰＵＩによってその行ｔ″ χも選択されなか
った場合にはりフレッシユ 行なわれるようになる。こ
れによって、リフレッシ−を省略した場合にも、次の２
ｍ ｓの間に少なくとも一回リフレッシュ回路による
リフレッシュ状態が保証されることになる。
さらに、マイクロコンピュータシステムでは、一般にア
ドレスの上位ビットを行アドレスとじ℃用いるようにさ
れるが、本発明を適用する場合には、アドレスの下位ビ
ットを行アドレスに用いるようにした万が良い。つまり
、通常、プログラムはＲＡＭ５内に番地の順序に従っ℃
書き込まれるので、ある時間にＭＰＵ１によって実行さ
れるプログラムはＲＡＭ内に分散していることは少なく
、はとんどまとまった領域に格納され℃いる。従っ又、
ＭＰＵがそのプログラムの命令な順次読み出す場合、ア
ドレスの上位ビットが行アドレス圧されていると、行ア
ドレスはほとんど変化されないことになる。
ドレスの上位ビットを行アドレスとじ℃用いるようにさ
れるが、本発明を適用する場合には、アドレスの下位ビ
ットを行アドレスに用いるようにした万が良い。つまり
、通常、プログラムはＲＡＭ５内に番地の順序に従っ℃
書き込まれるので、ある時間にＭＰＵ１によって実行さ
れるプログラムはＲＡＭ内に分散していることは少なく
、はとんどまとまった領域に格納され℃いる。従っ又、
ＭＰＵがそのプログラムの命令な順次読み出す場合、ア
ドレスの上位ビットが行アドレス圧されていると、行ア
ドレスはほとんど変化されないことになる。
しかし、前述の説明から分かるようＫ、本発明のリフレ
ッシュ回路によれば、ＭＰＵによるＷＷ５のｊｌ−ド・
ライト時に選択される行アドレスの種類か多いほど、Ｒ
ＡＭ６内の′１′が書き込まれるビットの数が多くなり
、それだけりフレッシユの省略回数が増力口されること
になる。
ッシュ回路によれば、ＭＰＵによるＷＷ５のｊｌ−ド・
ライト時に選択される行アドレスの種類か多いほど、Ｒ
ＡＭ６内の′１′が書き込まれるビットの数が多くなり
、それだけりフレッシユの省略回数が増力口されること
になる。
そこで、上述のごとく、アドレスの下位ビットを行アド
レスとして用いるようにすれば、プログラム実行中に選
択される行の数が増力口し℃、リフレッシュのためにＭ
ＰＵが停止される時間な減少させることができる。
レスとして用いるようにすれば、プログラム実行中に選
択される行の数が増力口し℃、リフレッシュのためにＭ
ＰＵが停止される時間な減少させることができる。
その結果、従来のリフレッシュ回路ではリフレッシュに
費やされる損失時間が全体の１割程度もあったのに対し
、本発明では損失時間が約４％程度で済むようになると
予想される。
費やされる損失時間が全体の１割程度もあったのに対し
、本発明では損失時間が約４％程度で済むようになると
予想される。
以上説明したようにこの発明は、ＭＰＵによって選択さ
れた行のリフレッシュを省略するようにしたので、リフ
レッシュ尾伴な５ＭＰＵの停止□時間が減少され℃、プ
ログラムの実行時間が短縮されるようになるという効果
を奏する。
れた行のリフレッシュを省略するようにしたので、リフ
レッシュ尾伴な５ＭＰＵの停止□時間が減少され℃、プ
ログラムの実行時間が短縮されるようになるという効果
を奏する。
第１図は従来のダイナミックＲＡＭにおけるリフレッシ
ュ回路の一例を示すブロック図、第２図は本発明に係る
リフレッシュ回路の一実施例を示すブロック図、 第３図はそのタイミングチャートである。 １・・・マイクロプロセッサ、４・・・第１マルチプレ
クサ、５・・・メモリマトリックス、７・・・第２マル
チプレクサ、８・・・）ｌ、ＡＭ、９・・・フリップフ
ロップ、Ｐｒ・・・リフレッシュ要求信号、φ、・・・
クロック信号。 第 １ 図 ２ 第 ２ 図 第 ３ 図
ュ回路の一例を示すブロック図、第２図は本発明に係る
リフレッシュ回路の一実施例を示すブロック図、 第３図はそのタイミングチャートである。 １・・・マイクロプロセッサ、４・・・第１マルチプレ
クサ、５・・・メモリマトリックス、７・・・第２マル
チプレクサ、８・・・）ｌ、ＡＭ、９・・・フリップフ
ロップ、Ｐｒ・・・リフレッシュ要求信号、φ、・・・
クロック信号。 第 １ 図 ２ 第 ２ 図 第 ３ 図
Claims (1)
- クロック信号を計数して一足時間ごとにリフレッシュ要
求信号な発生するタイマカウンタと、上記リフレッシ：
Ｌ要求信号によつエメモリマトリックス内の対応する行
な順次選択させるための行アドレス信号な出力するＩＩ
フレッシュカウンタとを備えたリフレッシュ回路におい
℃、上記メモリマトリックスの行の数と同じ数のフラグ
を構成する回路が設けられ、メモリマトリックス内のあ
る行がＭＰＵによっ又選択されたとき、その行に対応す
る上記フラグが１１′にされることにより、一定時間内
はその行がリフレッシュのために選択されることがない
ようにされてなることを特徴とするダイナミックＲＡＭ
のリフレッシュ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096166A JPS58215790A (ja) | 1982-06-07 | 1982-06-07 | ダイナミツクｒａｍのリフレツシユ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096166A JPS58215790A (ja) | 1982-06-07 | 1982-06-07 | ダイナミツクｒａｍのリフレツシユ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58215790A true JPS58215790A (ja) | 1983-12-15 |
Family
ID=14157746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57096166A Pending JPS58215790A (ja) | 1982-06-07 | 1982-06-07 | ダイナミツクｒａｍのリフレツシユ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215790A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128093A (ja) * | 1985-11-29 | 1987-06-10 | Yokogawa Electric Corp | Ｄｒａｍコントロ−ル回路 |
| JPS63187496A (ja) * | 1987-01-29 | 1988-08-03 | Nec Corp | ダイナミツク・ランダム・アクセス・メモリの制御方式 |
| JPS6433793A (en) * | 1987-07-30 | 1989-02-03 | Toshiba Corp | Refresh controller |
| US5075886A (en) * | 1988-07-06 | 1991-12-24 | Kabushiki Kaisha Toshiba | Refresh control circuit of pseudo static random access memory and pseudo static random access memory apparatus |
-
1982
- 1982-06-07 JP JP57096166A patent/JPS58215790A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128093A (ja) * | 1985-11-29 | 1987-06-10 | Yokogawa Electric Corp | Ｄｒａｍコントロ−ル回路 |
| JPS63187496A (ja) * | 1987-01-29 | 1988-08-03 | Nec Corp | ダイナミツク・ランダム・アクセス・メモリの制御方式 |
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