JPH04243087A - ランダムアクセスメモリーのリフレッシュ装置及びそれを用いたコンピューター装置 - Google Patents
ランダムアクセスメモリーのリフレッシュ装置及びそれを用いたコンピューター装置Info
- Publication number
- JPH04243087A JPH04243087A JP3004272A JP427291A JPH04243087A JP H04243087 A JPH04243087 A JP H04243087A JP 3004272 A JP3004272 A JP 3004272A JP 427291 A JP427291 A JP 427291A JP H04243087 A JPH04243087 A JP H04243087A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- psram
- random access
- access memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 9
- 230000003068 static effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ランダムアクセスメモ
リーのリフレッシュ装置及びそれを用いたコンピュータ
ー装置に関するものである。
リーのリフレッシュ装置及びそれを用いたコンピュータ
ー装置に関するものである。
【０００２】
【従来の技術】近年、ワードプロセッサーやワードプロ
セッサー機能付電子英文タイプライターのテキスト等或
はパーソナルコンピューターのメモリーとして、安価な
疑似スタティックランダムアクセスメモリー（以下ＰＳ
ＲＡＭと記す）が使用されるようになってきた。
セッサー機能付電子英文タイプライターのテキスト等或
はパーソナルコンピューターのメモリーとして、安価な
疑似スタティックランダムアクセスメモリー（以下ＰＳ
ＲＡＭと記す）が使用されるようになってきた。
【０００３】以下、従来のＰＳＲＡＭのリフレッシュ装
置について説明する。図３は従来のＰＳＲＡＭのリフレ
ッシュ装置のブロック図であり、９はＣＰＵ、１０はＰ
ＳＲＡＭにリフレッシュが必要になる時間を計測し、リ
フレッシュが必要になったらリフレッシュ要求信号（以
下ＲＦＲＱと記す）を出力するリフレッシュインターバ
ルタイマー。
置について説明する。図３は従来のＰＳＲＡＭのリフレ
ッシュ装置のブロック図であり、９はＣＰＵ、１０はＰ
ＳＲＡＭにリフレッシュが必要になる時間を計測し、リ
フレッシュが必要になったらリフレッシュ要求信号（以
下ＲＦＲＱと記す）を出力するリフレッシュインターバ
ルタイマー。
【０００４】１１はＲＦＲＱを受けてＣＰＵ９に対して
ホールト要求信号（以下ＨＡＬＴと記す）を出力し、後
述のリフレッシュ信号発生回路１２からのリフレッシュ
終了信号（以下ＲＦＥＮＤと記す）によりＨＡＬＴを取
り下げるバスアービタ。
ホールト要求信号（以下ＨＡＬＴと記す）を出力し、後
述のリフレッシュ信号発生回路１２からのリフレッシュ
終了信号（以下ＲＦＥＮＤと記す）によりＨＡＬＴを取
り下げるバスアービタ。
【０００５】１２はＣＰＵ９がＨＡＬＴを受けたことを
知らせるホールトアクノーリジ信号（以下、ＨＡＣＫと
記す。）をＣＰＵ９から受け、リフレッシュ信号（以下
ＲＦと記す）を出力し、リフレッシュが終了したときに
はバスアービタ１１にＲＦＥＮＤを出力するリフレッシ
ュ信号発生回路。
知らせるホールトアクノーリジ信号（以下、ＨＡＣＫと
記す。）をＣＰＵ９から受け、リフレッシュ信号（以下
ＲＦと記す）を出力し、リフレッシュが終了したときに
はバスアービタ１１にＲＦＥＮＤを出力するリフレッシ
ュ信号発生回路。
【０００６】１３はＣＰＵ９からのコマンド或はＲＦを
受けてＰＳＲＡＭに対してライトイネーブル信号（以下
ＷＥＢと記す）、アウトプットイネーブル信号（以下Ｏ
ＥＢと記す）及びＰＳＲＡＭの選択信号（以下ＣＥＢと
記す）を出力するメモリーインターフェース回路、１４
はＰＳＲＡＭである。
受けてＰＳＲＡＭに対してライトイネーブル信号（以下
ＷＥＢと記す）、アウトプットイネーブル信号（以下Ｏ
ＥＢと記す）及びＰＳＲＡＭの選択信号（以下ＣＥＢと
記す）を出力するメモリーインターフェース回路、１４
はＰＳＲＡＭである。
【０００７】以上のように構成されたＰＳＲＡＭのリフ
レッシュ装置について、以下図４のタイミング図を用い
てその動作を説明する。
レッシュ装置について、以下図４のタイミング図を用い
てその動作を説明する。
【０００８】ＰＳＲＡＭ１４はＣＥＢ”Ｈ”の状態でＯ
ＥＢを一定時間”Ｌ”にすると、ＰＳＲＡＭ１４内のオ
ートリフレッシュ回路が起動され、ＰＳＲＡＭ１４内部
でリフレッシュ（以下オートリフレッシュと記す）が行
われる。
ＥＢを一定時間”Ｌ”にすると、ＰＳＲＡＭ１４内のオ
ートリフレッシュ回路が起動され、ＰＳＲＡＭ１４内部
でリフレッシュ（以下オートリフレッシュと記す）が行
われる。
【０００９】リフレッシュインターバルタイマー１０か
らリフレッシュが必要になったことを知らせる信号とし
てＲＦＲＱ”Ｈ”が出力されると、バスアービタ１１は
ＣＰＵ９からＰＳＲＡＭ１４の制御権を奪う為、ＣＰＵ
９に対しＨＡＬＴを”Ｈ”にする。ＣＰＵ９がＨＡＬＴ
”Ｈ”を受けてホールト状態になると、ＨＡＣＫが”Ｈ
”になる。
らリフレッシュが必要になったことを知らせる信号とし
てＲＦＲＱ”Ｈ”が出力されると、バスアービタ１１は
ＣＰＵ９からＰＳＲＡＭ１４の制御権を奪う為、ＣＰＵ
９に対しＨＡＬＴを”Ｈ”にする。ＣＰＵ９がＨＡＬＴ
”Ｈ”を受けてホールト状態になると、ＨＡＣＫが”Ｈ
”になる。
【００１０】リフレッシュ信号発生回路１２がＨＡＣＫ
”Ｈ”を受けると、メモリーインターフェイス回路１３
に対しリフレッシュ信号ＲＦを”Ｌ”にする。メモリー
インターフェイス回路１３はリフレッシュ信号ＲＦが”
Ｈ”の期間ＰＳＲＡＭ１４に対し、ＣＥＢ信号が”Ｈ”
、ＷＥＢ信号が”Ｈ”，ＯＥＢ信号が”Ｌ”のオートリ
フレッシュサイクルを与える。
”Ｈ”を受けると、メモリーインターフェイス回路１３
に対しリフレッシュ信号ＲＦを”Ｌ”にする。メモリー
インターフェイス回路１３はリフレッシュ信号ＲＦが”
Ｈ”の期間ＰＳＲＡＭ１４に対し、ＣＥＢ信号が”Ｈ”
、ＷＥＢ信号が”Ｈ”，ＯＥＢ信号が”Ｌ”のオートリ
フレッシュサイクルを与える。
【００１１】オートリフレッシュが終わると，リフレッ
シュ信号発生回路１２はＲＦＥＮＤ信号を”Ｈ”にして
、バスアービタ１１にリフレッシュが終了した事を伝え
る。バスアービタ１１はＲＦＥＮＤ信号が”Ｈ”になる
とＨＡＬＴを”Ｌ”にしてＰＳＲＡＭの制御権をＣＰＵ
９に返す。以上が従来のＰＳＲＡＭのリフレッシュ装置
の動作である。
シュ信号発生回路１２はＲＦＥＮＤ信号を”Ｈ”にして
、バスアービタ１１にリフレッシュが終了した事を伝え
る。バスアービタ１１はＲＦＥＮＤ信号が”Ｈ”になる
とＨＡＬＴを”Ｌ”にしてＰＳＲＡＭの制御権をＣＰＵ
９に返す。以上が従来のＰＳＲＡＭのリフレッシュ装置
の動作である。
【００１２】
【発明が解決しようとする課題】
しかしながら従来の構成では、ＰＳＲＡＭ１
４が揮発性メモリーである為、一定時間内にリフレッシ
ュサイクルが外部から与えられないと、メモリー内のデ
ータを保持する事はできないという課題を有していた。 すなわち、ＰＳＲＡＭ１４はＣＥＢを”Ｈ”にしてＯＥ
Ｂのみを”Ｌ”にすると、ＰＳＲＡＭ１４内部に於いて
リフレッシュアドレスを発生し、自動的にリフレッシュ
を行うオートリフレッシュモードを備えているので、シ
ステム内部にＲＯＭ等のＰＳＲＡＭ１４以外のメモリー
を持っていれば、ＣＰＵ９がＰＳＲＡＭ１４以外のメモ
リーをリードしてＣＥＢが”Ｈ”、ＯＥＢが”Ｌ”とな
るサイクルを発生させれば、自動的にＰＳＲＡＭ１４に
対するリフレッシュを行なうことができる。
しかしながら従来の構成では、ＰＳＲＡＭ１
４が揮発性メモリーである為、一定時間内にリフレッシ
ュサイクルが外部から与えられないと、メモリー内のデ
ータを保持する事はできないという課題を有していた。 すなわち、ＰＳＲＡＭ１４はＣＥＢを”Ｈ”にしてＯＥ
Ｂのみを”Ｌ”にすると、ＰＳＲＡＭ１４内部に於いて
リフレッシュアドレスを発生し、自動的にリフレッシュ
を行うオートリフレッシュモードを備えているので、シ
ステム内部にＲＯＭ等のＰＳＲＡＭ１４以外のメモリー
を持っていれば、ＣＰＵ９がＰＳＲＡＭ１４以外のメモ
リーをリードしてＣＥＢが”Ｈ”、ＯＥＢが”Ｌ”とな
るサイクルを発生させれば、自動的にＰＳＲＡＭ１４に
対するリフレッシュを行なうことができる。
【００１３】しかしＰＳＲＡＭ１４以外にメモリーを持
たないシステムや、ある一定時間以上ＰＳＲＡＭ１４以
外のメモリーをアクセスしないシステムにおいては、Ｐ
ＳＲＡＭ１４に対して強制的にリフレッシュを行う必要
がある。
たないシステムや、ある一定時間以上ＰＳＲＡＭ１４以
外のメモリーをアクセスしないシステムにおいては、Ｐ
ＳＲＡＭ１４に対して強制的にリフレッシュを行う必要
がある。
【００１４】また、ＣＰＵ９からＰＳＲＡＭ１４の制御
権を受け取る為にはバスアービタ１１を必要とし、回路
が複雑になるという問題点を有していた。
権を受け取る為にはバスアービタ１１を必要とし、回路
が複雑になるという問題点を有していた。
【００１５】
【課題を解決するための手段】リフレッシュインターバ
ルタイマーの出力が発生した後に、ＣＰＵが出力したＯ
ＥＢ信号に応じてＲＡＭのリフレッシュを行なうリフレ
ッシュ手段を設けた。
ルタイマーの出力が発生した後に、ＣＰＵが出力したＯ
ＥＢ信号に応じてＲＡＭのリフレッシュを行なうリフレ
ッシュ手段を設けた。
【００１６】
【作用】このような手段を設けたことにより、リフレッ
シュインターバルタイマーからリフレッシュ要求がきた
ときに、その後発生したＣＰＵの最初のＰＳＲＡＭリー
ド信号に応答してＰＳＲＡＭのリフレッシュを行なう。
シュインターバルタイマーからリフレッシュ要求がきた
ときに、その後発生したＣＰＵの最初のＰＳＲＡＭリー
ド信号に応答してＰＳＲＡＭのリフレッシュを行なう。
【００１７】
【実施例】以下に、本発明に係る一実施例を図１及び図
２を用いて説明する。１はＣＰＵ，２は所定の間隔でリ
フレッシュ要求信号（以下ＲＦＲＱと記す）を出力する
リフレッシュインターバルタイマー。
２を用いて説明する。１はＣＰＵ，２は所定の間隔でリ
フレッシュ要求信号（以下ＲＦＲＱと記す）を出力する
リフレッシュインターバルタイマー。
【００１８】３はＲＦＲＱによりセットされ、リフレッ
シュサイクルが終了したらリセットされるセットリセッ
トフリップフロップ（以下、Ｆ／Ｆと記す）。
シュサイクルが終了したらリセットされるセットリセッ
トフリップフロップ（以下、Ｆ／Ｆと記す）。
【００１９】４は疑似スタティックＲＡＭ（以下、ＰＳ
ＲＡＭと記す。）。５はＣＰＵ１からのコマンドを受け
て制御信号ライトイネーブル信号（以下、ＷＥＢと記す
）、アウトプットイネーブル信号（以下、ＯＥＢと記す
）、及びＰＳＲＡＭ４の選択信号（以下、ＣＥＢと記す
。）を出力するメモリーインターフェース回路であって
。
ＲＡＭと記す。）。５はＣＰＵ１からのコマンドを受け
て制御信号ライトイネーブル信号（以下、ＷＥＢと記す
）、アウトプットイネーブル信号（以下、ＯＥＢと記す
）、及びＰＳＲＡＭ４の選択信号（以下、ＣＥＢと記す
。）を出力するメモリーインターフェース回路であって
。
【００２０】６はリフレッシュサイクルの時間を計測し
、リフレッシュが終了したときにリフレッシュ終了信号
（以下、ＲＦＥＮＤと記す。）を出力するリフレッシュ
サイクルタイマー。
、リフレッシュが終了したときにリフレッシュ終了信号
（以下、ＲＦＥＮＤと記す。）を出力するリフレッシュ
サイクルタイマー。
【００２１】７はメモリーインターフェイス回路５の出
力ＣＥＢとＦ／Ｆ３の非反転出力Ｑを受けて、ＰＳＲＡ
Ｍ４に対しＣＥを出力する２入力ＯＲゲート。
力ＣＥＢとＦ／Ｆ３の非反転出力Ｑを受けて、ＰＳＲＡ
Ｍ４に対しＣＥを出力する２入力ＯＲゲート。
【００２２】８はリフレッシュサイクルタイマー６のＲ
ＦＥＮＤとメモリーインターフェイス回路５のＣＥＢと
ＯＥＢを受けてＦ／Ｆ３にリセット信号を出力する３入
力ＮＯＲゲートである。
ＦＥＮＤとメモリーインターフェイス回路５のＣＥＢと
ＯＥＢを受けてＦ／Ｆ３にリセット信号を出力する３入
力ＮＯＲゲートである。
【００２３】以上のように構成された本実施例の動作を
図２のタイミング図を用いて説明する。ＰＳＲＡＭ８に
リフレッシュが必要になると、リフレッシュインターバ
ルタイマー２の出力ＲＦＲＱが”Ｈ”になり、Ｆ／Ｆ３
をセットする。するとＦ／Ｆ３の非反転出力Ｑが”Ｈ”
になる。この非反転出力Ｑが”Ｈ”になった後、最初に
現れたＣＰＵ１のリードサイクルに於いてＰＳＲＡＭ８
のリフレッシュが行われる。この最初のリードサイクル
に於いて、まずメモリーインターフェイス回路５のＣＥ
Ｂの出力が”Ｌ”になるが、Ｆ／Ｆ３の非反転出力Ｑが
”Ｈ”になっているため、２入力ＯＲゲート７の出力、
すなわちＰＳＲＡＭ８のＣＥは”Ｈ”のままでＰＳＲＡ
Ｍ８はイネーブルにならない。
図２のタイミング図を用いて説明する。ＰＳＲＡＭ８に
リフレッシュが必要になると、リフレッシュインターバ
ルタイマー２の出力ＲＦＲＱが”Ｈ”になり、Ｆ／Ｆ３
をセットする。するとＦ／Ｆ３の非反転出力Ｑが”Ｈ”
になる。この非反転出力Ｑが”Ｈ”になった後、最初に
現れたＣＰＵ１のリードサイクルに於いてＰＳＲＡＭ８
のリフレッシュが行われる。この最初のリードサイクル
に於いて、まずメモリーインターフェイス回路５のＣＥ
Ｂの出力が”Ｌ”になるが、Ｆ／Ｆ３の非反転出力Ｑが
”Ｈ”になっているため、２入力ＯＲゲート７の出力、
すなわちＰＳＲＡＭ８のＣＥは”Ｈ”のままでＰＳＲＡ
Ｍ８はイネーブルにならない。
【００２４】次にメモリーインターフェース回路４のＯ
ＥＢが”Ｌ”になると、ＰＳＲＡＭ８にはＣＥ信号が”
Ｈ”になり、ＯＥ信号が”Ｌ”になるとのオートリフレ
ッシュサイクルが開始することになる。またリフレッシ
ュサイクルタイマー６はＣＥＢ信号が”Ｈ”，ＯＥＢ信
号が”Ｌ”，Ｆ／Ｆの非反転出力Ｑが”Ｈ”すなわちＯ
ＥＢが”Ｌ”になった時点からスタートし、ＰＳＲＡＭ
８のリフレッシュに必要な時間が過ぎると３入力ＮＯＲ
ゲート７にＲＦＥＮＤ”Ｌ”を出力する。ＯＥＢ、ＣＥ
Ｂは既に”Ｌ”になっているため、ＲＦＥＮＤが”Ｌ”
になった時点で、３入力ＮＯＲゲート７がＦ／Ｆ３のリ
セット端子に”Ｈ”を出力し、Ｆ／Ｆ３をリセットする
。すると、Ｆ／Ｆ３の非反転出力Ｑが”Ｌ”になり、２
入力ＯＲゲート６の出力が”Ｌ”すなわちＰＳＲＡＭ８
のＣＥが”Ｌ”になり、ＰＳＲＡＭ８のリフレッシュサ
イクルが終了しリードサイクルが開始される。つまり、
ＯＥＢはＰＳＲＡＭ４からデータの読み出しに充分余裕
を持って設定されており、この期間内に充分リフレッシ
ュ期間を入れることができる。
ＥＢが”Ｌ”になると、ＰＳＲＡＭ８にはＣＥ信号が”
Ｈ”になり、ＯＥ信号が”Ｌ”になるとのオートリフレ
ッシュサイクルが開始することになる。またリフレッシ
ュサイクルタイマー６はＣＥＢ信号が”Ｈ”，ＯＥＢ信
号が”Ｌ”，Ｆ／Ｆの非反転出力Ｑが”Ｈ”すなわちＯ
ＥＢが”Ｌ”になった時点からスタートし、ＰＳＲＡＭ
８のリフレッシュに必要な時間が過ぎると３入力ＮＯＲ
ゲート７にＲＦＥＮＤ”Ｌ”を出力する。ＯＥＢ、ＣＥ
Ｂは既に”Ｌ”になっているため、ＲＦＥＮＤが”Ｌ”
になった時点で、３入力ＮＯＲゲート７がＦ／Ｆ３のリ
セット端子に”Ｈ”を出力し、Ｆ／Ｆ３をリセットする
。すると、Ｆ／Ｆ３の非反転出力Ｑが”Ｌ”になり、２
入力ＯＲゲート６の出力が”Ｌ”すなわちＰＳＲＡＭ８
のＣＥが”Ｌ”になり、ＰＳＲＡＭ８のリフレッシュサ
イクルが終了しリードサイクルが開始される。つまり、
ＯＥＢはＰＳＲＡＭ４からデータの読み出しに充分余裕
を持って設定されており、この期間内に充分リフレッシ
ュ期間を入れることができる。
【００２５】以上のように本実施例によれば、ＣＰＵ１
をホールト状態にする事なくＰＳＲＡＭ８に対するリフ
レッシュサイクルを作る事ができる。すなわちバスアー
ビタ回路を必要としない簡単な回路によりＰＳＲＡＭ８
のリフレッシュサイクルを作ることができる。
をホールト状態にする事なくＰＳＲＡＭ８に対するリフ
レッシュサイクルを作る事ができる。すなわちバスアー
ビタ回路を必要としない簡単な回路によりＰＳＲＡＭ８
のリフレッシュサイクルを作ることができる。
【００２６】
【発明の効果】本発明は、リフレッシュインターバルタ
イマーの出力が発生した後に、ＣＰＵが出力したＯＥＢ
信号に応じてＲＡＭのリフレッシュを行なうリフレッシ
ュ手段を設けたことにより、リフレッシュインターバル
タイマーからリフレッシュ要求がきたときに、その後発
生したＣＰＵの最初のＲＡＭリード信号に応答してＲＡ
Ｍのリフレッシュを行なうことができるので、ＣＰＵの
ＲＡＭリードサイクルの中でＲＡＭのリフレッシュを行
うことができ、ＣＰＵをホールト状態にする必要がなく
、簡単な回路でＲＡＭのリフレッシュを行うことができ
るという効果を有する。
イマーの出力が発生した後に、ＣＰＵが出力したＯＥＢ
信号に応じてＲＡＭのリフレッシュを行なうリフレッシ
ュ手段を設けたことにより、リフレッシュインターバル
タイマーからリフレッシュ要求がきたときに、その後発
生したＣＰＵの最初のＲＡＭリード信号に応答してＲＡ
Ｍのリフレッシュを行なうことができるので、ＣＰＵの
ＲＡＭリードサイクルの中でＲＡＭのリフレッシュを行
うことができ、ＣＰＵをホールト状態にする必要がなく
、簡単な回路でＲＡＭのリフレッシュを行うことができ
るという効果を有する。
【００２７】また、メモリーのリード期間の余裕時間を
利用してメモリーをリフレッシュするため動作が速くな
る。
利用してメモリーをリフレッシュするため動作が速くな
る。
【図１】本発明の一実施例に係る疑似スタティックＲＡ
Ｍのリフレッシュ装置の回路図
Ｍのリフレッシュ装置の回路図
【図２】本実施例のタイミング図
【図３】従来例に係る疑似スタティックＲＡＭのリフレ
ッシュ装置のブロック図
ッシュ装置のブロック図
【図４】従来例のタイミング図
１ ＣＰＵ
２ リフレッシュインターバルタイマー３ セット
リセットフリップフロップ４ 疑似スタティックＲＡ
Ｍ ５ メモリーインターフェイス回路 ６ リフレッシュタイマー ７ ２入力ＯＲゲート ８ ３入力ＮＯＲゲート
リセットフリップフロップ４ 疑似スタティックＲＡ
Ｍ ５ メモリーインターフェイス回路 ６ リフレッシュタイマー ７ ２入力ＯＲゲート ８ ３入力ＮＯＲゲート
Claims (2)
- 【請求項１】ランダムアクセスメモリーへのリフレッシ
ュ要求信号を所定間隔で出力するリフレッシュインター
バルタイマーと、前記リフレッシュインターバルタイマ
ーの出力信号の出力後に中央処理装置より出力されたア
ウトプットイネーブル信号に応じてスタートするリフレ
ッシュサイクルタイマーと、前記リフレッシュサイクル
タイマーの動作中、ランダムアクセスメモリーのリフレ
ッシュを行なうリフレッシュ手段と、前記リフレッシュ
サイクルタイマーの出力信号に応じて前記ランダムアク
セスメモリーより中央処理装置にデータの送出指示を行
なうメモリーインターフェイス手段を設けたことを特徴
とするランダムアクセスメモリーのリフレッシュ装置。 - 【請求項２】ランダムアクセスメモリーへのリフレッシ
ュ要求信号を所定間隔で出力するリフレッシュインター
バルタイマーと、中央処理装置と、前記リフレッシュイ
ンターバルタイマーの出力信号の出力後に前記中央処理
装置の出力するアウトプットイネーブル信号に応じてス
タートするリフレッシュサイクルタイマーと、前記リフ
レッシュサイクルタイマーの動作中、ランダムアクセス
メモリーのリフレッシュを行なうリフレッシュ手段と、
前記リフレッシュサイクルタイマーの出力信号に応じて
前記ランダムアクセスメモリーより前記中央処理装置に
データの送出指示を行なうメモリーインターフェイス手
段を設けたことを特徴とするコンピューター装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004272A JPH04243087A (ja) | 1991-01-18 | 1991-01-18 | ランダムアクセスメモリーのリフレッシュ装置及びそれを用いたコンピューター装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004272A JPH04243087A (ja) | 1991-01-18 | 1991-01-18 | ランダムアクセスメモリーのリフレッシュ装置及びそれを用いたコンピューター装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04243087A true JPH04243087A (ja) | 1992-08-31 |
Family
ID=11579910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004272A Pending JPH04243087A (ja) | 1991-01-18 | 1991-01-18 | ランダムアクセスメモリーのリフレッシュ装置及びそれを用いたコンピューター装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04243087A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751144B2 (en) | 1999-12-03 | 2004-06-15 | Nec Electronics Corporation | Semiconductor storage and method for testing the same |
| US6834020B2 (en) | 2000-04-11 | 2004-12-21 | Nec Electronics Corporation | Semiconductor storage device |
| US6879537B2 (en) | 2001-10-16 | 2005-04-12 | Nec Electronics Corporation | Semiconductor storage device having a plurality of operation modes |
| US7006401B2 (en) | 2001-12-27 | 2006-02-28 | Nec Electronics Corp. | Semiconductor storage device and refresh control method thereof |
-
1991
- 1991-01-18 JP JP3004272A patent/JPH04243087A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751144B2 (en) | 1999-12-03 | 2004-06-15 | Nec Electronics Corporation | Semiconductor storage and method for testing the same |
| US6834020B2 (en) | 2000-04-11 | 2004-12-21 | Nec Electronics Corporation | Semiconductor storage device |
| US6879537B2 (en) | 2001-10-16 | 2005-04-12 | Nec Electronics Corporation | Semiconductor storage device having a plurality of operation modes |
| US7006401B2 (en) | 2001-12-27 | 2006-02-28 | Nec Electronics Corp. | Semiconductor storage device and refresh control method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102455881B1 (ko) | 프리차지 및 재생 제어를 위한 방법 및 장치 | |
| US6334167B1 (en) | System and method for memory self-timed refresh for reduced power consumption | |
| JP2009176421A (ja) | 半導体記憶装置 | |
| KR100909408B1 (ko) | 반도체 메모리 및 반도체 메모리의 동작 방법 | |
| JPH01125795A (ja) | 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム | |
| JPH08138374A (ja) | 半導体メモリ装置およびそのリフレッシュ方法 | |
| JPH04243087A (ja) | ランダムアクセスメモリーのリフレッシュ装置及びそれを用いたコンピューター装置 | |
| JPH03102696A (ja) | リフレッシュ制御装置 | |
| JP2913099B2 (ja) | Ｄｒａｍリフレッシュ装置 | |
| JP2594757B2 (ja) | 記憶装置のリフレッシュ制御回路 | |
| JPH0468714B2 (ja) | ||
| US20050180241A1 (en) | Pseudo static random access memory and data refresh method thereof | |
| JPS59129987A (ja) | 半導体メモリ | |
| KR0183813B1 (ko) | 디알에이엠 리프레쉬 제어기 | |
| JP3962850B2 (ja) | Ｓｄｒａｍの制御装置 | |
| JP2004280947A (ja) | 半導体記憶装置 | |
| EP0457310A2 (en) | Memory card | |
| JPS58215790A (ja) | ダイナミツクｒａｍのリフレツシユ回路 | |
| US6643216B1 (en) | Asynchronous queuing circuit for DRAM external RAS accesses | |
| JP3087691B2 (ja) | 半導体記憶装置 | |
| JP2000149550A (ja) | 自動リフレッシュ機能付ｄｒａｍ | |
| JPH07211067A (ja) | メモリ制御装置 | |
| JPH02101692A (ja) | メモリ制御装置 | |
| JPH0158597B2 (ja) | ||
| JPS61160897A (ja) | ダイナミツク形ｒａｍのリフレツシユ方式 |