JPH02101692A

JPH02101692A - メモリ制御装置

Info

Publication number: JPH02101692A
Application number: JP63252112A
Authority: JP
Inventors: Takeshi Ukekawa; 猛受川
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1988-10-07
Filing date: 1988-10-07
Publication date: 1990-04-13
Anticipated expiration: 2013-02-18
Also published as: JP2715310B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ＳＲＡＭまたは擬似ＳＲＡＭにより構成され
たワークメモリのいずれかを選択的にアクセスできるメ
モリ制御装置に関する。

［従来の技術］近年、例えばファクシミリ装置など、種々の制御機能を
備えた装置では、装置全体を制御するシステム制御部を
マイクロコンピュータシステムにより構成している。

このようなマイクロコンピュータシステムにおいては、
ＣＰＵ（中央処理装置）が実行するプログラムや定数情
報などはＲＯＭ（リード・オンリ・メモリ）に記憶され
ており、また、ＣＰＵが制御処理を行なうために必要な
ワークエリアは、データ書替可能なＲＡＭ（ランダム・
アクセス・メモリ）に記憶される。

さて、このように機器制御を行なうマイクロコンピュー
タシステムでは、ＲＡＭとしては、多くの場合、記憶デ
ータの保持のための書替操作が不要なＳＲＡＭ（スタテ
ィック型ＲＡＭ）が用いられている。

一方、近年では、記憶データの保持のための書替操作が
必要なりＲＡＭ　（ダイナミック型ＲＡＭ）のピン配置
をＳＲＡＭと同一に構成した擬似ＳＲＡＭを、ＳＲＡＭ
と代替して使用する装置も実用されている。

擬似ＳＲＡＭは、その記憶部がＤＲＡＭ構成なので、Ｓ
ＲＡＭに比べて安価に構成することができるため、擬似
ＳＲＡＭを用いたマイクロコンピュータシステムは、Ｓ
ＲＡＭを用いたマイクロコンピュータシステムに比べて
安価に実現できる。そのコストが不得手きている。

〔発明が解決しようとする課題］このようにして、機器制御を行なうマイクロコンピュー
タシステムには、ＳＲＡＭを用いるものと擬似ＳＲＡＭ
を用いるものの２種類あるため、従来、次のような不都
合を生じていた。

すなわち、擬似ＳＲＡＭはデータ保持のための書替操作
、いわゆる、リフレッシュ操作が必要であるため、擬似
ＳＲＡＭとＳＲＡＭを同一のメモリ制御回路でアクセス
することができず、メモリ制御回路を２種類構成する必
要があり、コスト低下の障害となっていた。

本発明は、このような実情に鑑みてなされたものであり
、擬似ＳＲＡＭとＳＲＡＭのいずれもアクセスすること
ができるメモリ制御装置を提供することを目的としてい
る。

［課題を解決するための手段］本発明は、ＣＰＵから出力される読み出し／書き込み制
御信号およびアドレス信号に基づいてＳＲＡＭをアクセ
スするためのタイミング信号を発生するＳＲＡＭ用タイ
ミング発生手段と、読み出し／書き込み制御信号および
アドレス信号に基づいて擬（Ｑ　Ｓ　ＲＡ　Ｍをアクセ
スするためのタイミング信号を発生する擬似ＳＲＡＭ用
タイミング発生手段と、ＣＰＵがＳＲＡＭを選択してい
るときにはＳＲＡＭ用タイミング発生手段から出力され
るタイミング信号を選択するとともにＣＰＵが擬似ＳＲ
ＡＭを選択しているときには擬似Ｓ　ＲＡＭ用タイミン
グ発生手段から出力されるタイミング信号を選択する選
択手段を備え１選択手段が選択したタイミング信号によ
りワークメモリをアクセスするようにしたものである６［作用］したがって、ワークメモリの種類に従って、ＳＲＡＭ用
タイミング発生手段と擬似ＳＲＡＭ用タイミング発生手
段のいずれか一方が選択されるので、ＳＲＡＭおよび擬
似ＳＲＡＭをアクセスするための装置を共用することが
でき、それによって、メモリ制御装置のコストを低下で
きる。

［実施例］以下、添付図面を参照しながら、本発明の実施例を詳細
に説明する。

第１図は、本発明の一実施例にかかるマイクロコンピュ
ータシステムを示している。

同図において、ＣＰＵ（中央処理装置）■は、このマイ
クロコンピュータシステムにおける制御処理を行なうた
めのものであり、その制御処理プログラムおよび制御処
理プログラムに必要な種々の定数情報などは、ＲＯＭ（
リード・オンリ・メモリ）２に記憶されている。

ワークメモリ３は、ＣＰＵＩが制御処理プログラムを実
行するときに必要なワークエリアを構成するものであり
、ＳＲＡＭあるいは擬似ＳＲＡＭのいずれか一方で構成
されている。

メモリ制御部４は、ｃｐｕｉがワークメモリ３をアクセ
スするときに、ワークメモリ３の動作タイミングを制御
するためのものである。

アドレスバス５は、ＣＰＵＩがアクセスするメモリ空間
を指定するアドレスデータを出力するためのものであり
、データバス６は、ＣＰＵＩとメモリの間、あるいは、
ＣＰＵＩと周辺機器の間において、アクセスするデータ
をやりとりするためのものである。

また、メモリ制御部４には、ＣＰＵＩから、ワークメモ
リ３にデータを記録することをあられす書き込み制御信
号ｗＣ、ワークメモリ３からデータを読み出すことをあ
られす読み出し制御信号ＲＣ１および、ワークメモリ３
を構成しているメモリ装置の種類をあられすメモリ種別
信号ＳＳが加えられており、それらの信号に基づいて、
メモリ制御部４は、ワークメモリ３のデータ書き込みを
指令する書き込み信号ＷＥ、データ読み出しを指令する
読み出し信号ＯＥ、および、ワークメモリ４の動作を指
定するチップイネーブル信号ＣＥを形成し、それらの信
号をワークメモリ４に出力している。

また、メモリ制御部３は、ワークメモリ３が擬似ＳＲＡ
Ｍの場合には、一定の周期でリフレッシュ動作（記憶デ
ータ保持のための書替操作）を行なうことをあられすり
フレッシュ信号ＲＦを形成して。

ＣＰＵＩに出力している。

ここで、ＳＲＡＭと擬似ＳＲＡＭの動作タイミングにつ
いて説明する。なお、以下の説明において、それぞれの
制御信号は、論理Ｌレベルの状態がアクティブ状態であ
る。

ＳＲＡＭは、第２図（ａ）−（ｅ）に示すように、チッ
プイネーブル信号ＣＥがアクティブになっている状態で
え、書き込み信号１１Ｅがアクティブ状態になると、そ
のときアドレスバス５で確定しているアドレスＡＤｉに
、データバス６を介して加えられている入力データＤＴ
ｉを記憶する。

また、チップイネーブル信号ＧＥがアクティブになって
いる状態で、読み出し信号ＯＥがアクティブ状態になる
と、そのときアドレスバス５で確定しているアドレスＡ
Ｄｏに記憶されているデータを読み出し、そのデータを
出力データＤＴｏとしてデータバス６に出力する。

また、擬似ＳＲＡＭは、第３図（ａ）（ａ）に示すよう
に、データ書き込み／読み出しのタイミングは、ＳＲＡ
Ｍと同じであるが、チップイネーブル信号ＣＥが非アク
ティブになっている状態で、読み出し信号ＯＥがアクテ
ィブになると、リフレッシュ動作を行なう。

このリフレッシュ動作は、擬似ＳＲＡＭの記憶データが
揮発する前に行なう必要があり１通常は、一定時間隔で
行なわれる。また、このリフレッシュ動作を行なってい
るときには、擬似ＳＲＡＭをアクセスすることができな
いので、その期間はＣＰＵＩを停止しておく必要がある
。

第４図（ａ）〜（ｅ）は、ＣＰＵＩのメモリアクセスタ
イミングを示している。

ワークメモリ３にデータを書き込むとき、ＣＰＵＩは、
まず、このマイクロコンピュータシステムの基本クロッ
ク信号ＣＬＫの立上りタイミングで、書き込み制御信号
すＣをアクティブ状態に立ち上げ１次の基本クロック信
号ＣＬＫの立上りタイミングで書き込みアドレスをあら
れすアドレスデータＤＴｉをアドレスバス５に出力し、
さらに次の基本クロック信号ＣＬＫの立上りタイミング
で、データバス６に書き込みデータＤＴｉを出力して基
本クロック信号ＣＬＫの１周期保持する。

そして、書き込みデータＤＴｉの出力を終了してから、
次の基本クロック信号ＣＬＫの立上りタイミングで、書
き込み制御信号１ｌｌＣを非アクテイブ状態に落す。

また、ワークメモリ３からデータを読み出すとき、基本
クロック信号ＣＬＫの立上りタイミングで、読み出し制
御信号ＲＣをアクティブ状態に立ち上げ、次の基本クロ
ック信号ＣＬＫの立上りタイミングで読み出しアドレス
をあられすアドレスデータＤＴ。

をアドレスバス５に出力し、さらに次の基本クロック信
号ＣＬＫの立上りタイミングでデータバス６に出力され
ている読み出しデータＤＴｏを人力する。

そして、読み出しデータＤＴｏの入力を終了してから、
次の基本クロック信号ＣＬＫの立上りタイミングで、読
み出し制御信号ＲＣを非アクテイブ状態に落す。

このようにして、ワークメモリ３へのデータアクセスが
行なわれる。

第５図は、メモリ制御部４の具体例を示している。

同図において、基本クロック信号ＣＬＫ、アドレスバス
５を介して入力されたアドレスデータＡＤ、ＣＰＵＩか
ら出力される書き込み制御信号ｖＣおよび読み出し制御
信号ＲＣは、ＳＲＡＭをアクセスするためのタイミング
信号を発生するＳＲＡＭ用タイミング発生部１０、およ
び、擬似ＳＲＡＭをアクセスするためのタイミング信号
を発生する擬似ＳＲＡＭ用タイミング発生部１】にそれ
ぞれ加えられている。

また、ＣＰＵＩから出力されるメモリ種別信号ＳＳは、
ＣＰＵＩから出力されるラッチ信号ＬＴのタイミングで
ラッチ回路１２にラッチさ扛、このラッチ回路１２の記
憶データは、選択信号５ＩＥＬとして、マルチプレクサ
１３の選択入力端Ａ／Ｂ、オア回路１４の一入力端に加
えられるとともに、インバータ回路１５を介して反転さ
れ、信号ＳＥＬ″とじてアンド回路Ｉ６の一入力端に加
えられている。

ＳＲＡＭ用タイミング発生部１０は、第５図（ａ）〜（
ｈ）に示すように、ＣＰＵＩから出力される書き込み制
御信号ＷＣがアクティブ状態に立ち上がり、次の基本ク
ロック信号ＣＬＫの立上りでアドレスデータＡＤがワー
クメモリ３のいずれかのアドレスに一致している場合に
、その基本クロック信号ＣＬＫの立ち下がりタイミング
でメモリ選択信号ＳＬＩをアクティブ状態に立ち上げ、
次の基本クロック信号ＣＬＫの立上りタイミングから、
基本クロック信号ＣＬＫの立上りタイミングでアクティ
ブ状態と非アクテイブ状態を繰り返す書き込みパルス１
ＩＩＰｌを２回出力する。また、メモリ選択信号ＳＬＩ
は、基本クロック信号ＣＬＫの１゜５周期だけアクティ
ブ状態を保持したのち、非アクテイブ状態に立ち下げる
。

また、ＳＲＡＭ用タイミング発生部１０は、ＣＰＵＩか
ら出力される読み出し制御信号ＲＣがアクティブ状態に
立ち上がり、次の基本クロック信号ＣＬＫの立上りでア
ドレスデータＡＤがワークメモリ３のいずれかのアドレ
スに一致している場合に。

その基本クロック信号ＣＬＫの立ち下がりタイミングで
メモリ選択信号ＳＬＩをアクティブ状態に立ち上げ、次
の基本クロック信号ＣＬＫの立上りタイミングから、基
本クロック信号ＣＬＫの立上りタイミングでアクティブ
状態と非アクテイブ状態を繰り返す読み出しパルスＲＰ
Ｉを２回出力する。また、メモリ選択信号ＳＬＩは、基
本クロック信号ＣＬＫの１．５周期だけアクティブ状態
を保持したのち、非アクテイブ状態に立ち下げる。

また、ＳＲＡＭ用タイミング発生部１０は、非アクテイ
ブ状態を保持するリフレッシュ信号ＲＦＩを出力する。

このようにして、ＳＲＡＭ用タイミング発生部１０から
出力されるメモリ選択信号ＳＬＩ、書き込みパルスＷＰ
Ｉ、読み出しパルスＲＰＩ、および、リフレッシュ信号
ＲＦＩは、マルチプレクサ１３の一方の入力端ＬＡ、２
Ａ、３Ａ、４Ａに加えられている。

擬似ＳＲＡＭタイミング発生部１１は、第７図（ａ）〜
（ｈ）に示すように、ＣＰＵＩから書き込み制御信号ｖ
Ｃおよび読み出し制御信号ＲＣが出力されているときに
は、ＳＲＡＭタイミング発生部１０と同様に、メモリ選
択信号ＳＬ２、書き込みパルスＷＰ２、および、読み出
しパルスＲＰ２を出力するとともに、擬似ＳＲＡＭのリ
フレッシュ周期Ｔｒの時間間隔で、リフレッシュ信号Ｒ
Ｆ２を基本クロック信号ＣＬＫの１周期の期間アクティ
ブ状態に立ち上げる。

このようにして、擬似ＳＲＡＭ用タイミング発生部１１
から出力されるメモリ選択信号ＳＬ２、書き込みパルス
ＩｄＰ２、読み出しパルスＩＩＰ２、および、リフレッ
シュ信号ＲＦ２は、マルチプレクサ１３の他方の入力端
ＩＢ、２Ｂ、３Ｂ、４Ｂに加えられている。

マルチプレクサ１３は１選択入力端Ａ／Ｂが論理Ｈレベ
ルになっているときには、入力端ＩＡ、２Ａ、３Ａ、４
Ａに加えられているメモリ選択信号ＳＬＩ、書き込みパ
ルスＷＰＩ、読み出しパルスＲ，Ｐ１．および、リフレ
ッシュ信号ＲＦＩを、それぞれ出力端ＩＹ、２Ｙ、３Ｙ
、４Ｙより出力し、また、選択入力端Ａ／Ｂが論理Ｌレ
ベルになっているときには、入力端ＩＢ、２Ｂ、３８．
４Ｂに加えられているメモリ選択信号ＳＬ２、書き込み
パルスＷＰ２、読み出しパルスＲＰ２、および、リフレ
ッシュ信号ＲＦ２を、それぞれ出力端ＩＹ、２Ｙ、３Ｙ
、４Ｙより出力する。

マルチプレクサ１３の出力端ＩＹの信号は、オア回路１
７およびオア回路１８のそれぞれの一入力端、および、
アンド回路１６の他入力端に加えられており。

出力端２Ｙの信号は、オア回路１８の他入力端に加えら
れており、出力端３Ｙの信号は、オア回路１９の他入力
端に加えられており、出力端４Ｙの信号は、オア回路１
４の他入力端に加えられているとともに、リフレッシュ
信号ＲＦとして、ＣＰＵＩの動作を外部より停止する停
止信号入力端に出力されている。

オア回路１８の出力信号は、書き込み信号υＦとしてワ
ークメモリ３に出力され、オア回路１４の出力信号Ｓ２
、および、オア回路１９の出力信号Ｓｌは、アンド回路
２０の２つの入力端にそれぞれ加えられている。このア
ンド回路２０の出力信号は、出力信号ＯＥとしてワーク
メモリ３に出力され、また、アンド回路１６の出力信号
は、チップイネーブル信号ＣＥとしてワークメモリ３に
出力されている。

以上の構成で、ワークメモリ３がＳＲＡＭから構成され
ているときには、ＣＰＵＩは、マイクロコンピュータシ
ステムの立上り時に、論理Ｈレベルのメモリ種別信号Ｓ
Ｓを出力するとともに、ラッチ信号ＬＴを出力する。

これにより、メモリ制御部４のラッチ回路１２には、論
理Ｈレベルのメモリ種別信号ＳＳが記憶され、ラッチ回
路１２より出力される選択信号ＳＥＬは、論理Ｈレベル
になる（第６図（ｉ）参照）、。

それにより、マルチプレクサ１３は、入力端ＩＡ。

２Ａ、３Ａ、４Ａを選択する。また、信号ＳＥＬ’　（
第６図（ｊ）参照）が論理Ｌレベルとなるので、チップ
イネーブル信号ＣＥ（第６図（０）参照）は論理１．レ
ベルに固定される。また、オア回路１４の出力信号Ｓ２
は、論理１ルベルに固定されるため（第６図（１）参照
）、アンド回路２０が動作可能な状態になる。

この状態で、ＣＰＵＩがワークメモリ３にデータを書き
込むために、上述のタイミングで、アドレスデータＡＤ
、および、書き込み制御信号ｔｔＣを出力すると（第６
図（ｂ）　、　（Ｃ）参照）、ＳＲＡＭ用タイミング発
生部１０は、上述のタイミングで、メモリ選択信号ＳＬ
Ｉおよび書き込みパルスＷＰＩの状態を変化する（第６
図（ｅ）　、　（ｆ）参照）。

したがって、メモリ選択信号ＳＬＩがアクティブ状態に
なり、かつ、書き込みパルスＷＰＩがアクティブ状態に
なっているとき、すなわち、アドレスデータＡＤの内容
が書き込みアドレスＡＤｉに確定している状態で、オア
回路１８から出力されている書き込み信号ＷＥがアクテ
ィブ状態となる。

それにより、その期間にＣＰＵＩから出力されている書
き込みデータＤＴｉ　（第４図（ｅ）参照）が、ワーク
メモリ３の書き込みアドレスＡＤｊに書き込まれる。

また、ＣＰＵＩがワークメモリ３からデータを読み出す
ために、上述のタイミングで、アドレスデータＡＤおよ
び読み出し制御信号ＲＣを出力すると（第６図（ｂ）、
（ｄ）参照）、ＳＲＡＭ用タイミング発生部１０は、上
述のタイミングで、メモリ選択信号５１４１および読み
出しパルスＲＰＩの状態を変化する（第６図（ｅ）　、
　（ｇ）参照）。

したがって、メモリ選択信号ＳＬＩがアクティブ状態に
なり、かつ、読み出しパルスＲＰＩがアクティブ状態に
なっているときにオア回路１９の出力信号Ｓ１がアクテ
ィブ状態になるので、そのとき、すなわち、アドレスデ
ータＡＤの内容が読み出しアドレスＡＤｏに確定してい
る状態で、アンド回路２０から出力されている読み出し
信号ＯＥがアクティブ状態となる（第６図（ｎ）参照）
。

それにより、その期間にワークメモリ３から読み出しア
ドレスＡＤｏに記憶されていたデータが読み出され、そ
の読み出しデータＤＴｏがＣＰＵＩに入力される。

このようにして、ワークメモリ３に使用されているＳＲ
ＡＭのデータ書き込み／読み出し動作が、メモリ制御部
４により制御される。

一方、ワークメモリ３が擬似ＳＲＡＭから構成されてい
るときには、ＣＰＵＩは、マイクロコンピュータシステ
ムの立上り時に、論理Ｌレベルのメモリ種別信号ＳＳを
出力するとともに、ラッチ信号ＬＴを出力する。

これにより、メモ゛り制御部４のラッチ回路１２には、
論理Ｌレベルのメモリ種別信号ＳＳが記憶され、ラッチ
回路１２より出力される選択信号ＳＥＬは、論理Ｌレベ
ルになる（第７図（ｉ）参照）。

それにより、マルチプレクサ１３は、入力端ＩＢ。

２Ｂ、３８．４Ｂを選択する。また、信号ＳＥＬ’　（
第７図（ｊ）参照）が論理Ｈレベルとなるので、アンド
回路１６が動作可能な状態となる。

この状態で、ＣＰＵＩがワークメモリ３にデータを書き
込むために、上述のタイミングで、アドレスデータＡＤ
、および、書き込み制御信号すＣを出力すると（第７図
（ｂ）　、　（ｃ）参照）、擬似ＳＲＡＭ用タイミング
発生部１０は、上述のタイミングで、メモリ選択信号Ｓ
Ｌ２および書き込みパルスＷＰ２の状態を変化する（第
７図（ｅ）　、　（ｆ）参照）。

したがって、メモリ選択信号ＳＬ２がアクティブ状態に
なっているときにアンド回路１６より出力されるチップ
イネーブル信号ＣＥがアクティブ状態になり（第７図（
０）参照）、また、メモリ選択信号ＳＬ２がアクティブ
状態になり、かつ、書き込みパルス１ＪＰ２がアクティ
ブ状態になっているとき、すなわち、アドレスデータＡ
Ｄの内容が書き込みアドレスＡＤｉに確定している状態
で、オア回路１８から出力されている書き込み信号−Ｅ
がアクティブ状態となる。

それにより、その期間にＣＰＵＩから出力されている書
き込みデータＤＴｉ　（第４図（ｅ）参照）が、ワーク
メモリ３の書き込みアドレスＡＤｉに書き込まれる。

また、ＣＰＵＩがワークメモリ３からデータを読み出す
ために、上述のタイミングで、アドレスデータＡＤおよ
び読み出し制御信号ＲＣを出力すると（第７図（ｂ）、
（ｄ）参照）、擬似ＳＲＡＭ用タイミング発生部１０は
、上述のタイミングで、メモリ選択信号ＳＬＩおよび読
み出しパルスＲＰＩの状態を変化する（第７図（ｅ）　
、　（ｇ）参照）。

したがって、メモリ選択信号ＳＬ２がアクティブ状態に
なっているときにチップイネーブル信号ＧＥがアクティ
ブ状態になり、メモリ選択信号ＳＬ２がアクティブ状態
になり、かつ、読み出しパルスＲＰ２がアクティブ状態
になっているとき、すなわち、アドレスデータＡＤの内
容が読み出しアドレス＾Ｄｏに確定している状態で、ア
ンド回路２０から出力されている読み畠し信号ＯＥがア
クティブ状態となる（第７図（ｎ）参照）。

それにより、その期間にワークメモリ３から読み出しア
ドレスＡＤｏに記憶されていたデータが読み出され、そ
の読み出しデータＤＴｏがＣＰＵ１に入力される。

また、一定周期Ｔｒで擬似ＳＲＡＭ用タイミング発生部
１１から出力されるリフレッシュ信号ＲＦ２がアクティ
ブ状態になると（第７図（ｈ）参照）、ＣＰＵＩに出力
されるリフレッシュ信号ＲＦがアクティブ状態になるの
で、そのときには、ＣＰＵＩは停止状態となる。

また、このとき、アンド回路１６の２つの入力信号が論
理Ｈレベルになっているので、チップイネーブル信号Ｃ
Ｅは非アクテイブ状態になっており、また、オア回路１
９の出力信号Ｓ１が論理１ルベルになっているので、リ
フレッシュ信号ＲＦ２の論理レベルの変化に応じて、読
み出し信号ＯＥの論理レベルが変化する。

これにより、ワークメモリ３は、リフレッシュ動作を行
なう。

このようにして、ワークメモリ３に使用されている擬似
ＳＲＡＭのデータ書き込み／読み出し動作とリフレッシ
ュ動作がメモリ制御部４により制御される。

以上のようにして、本実施例では、ワークメモリ３に使
用されているメモリ装置の種別に応じて。

データ書き込み／読み出し動作、および、リフレッシュ
動作を行なっているので、このメモリ制御部４をＳＲＡ
Ｍを用いているワークメモリ３、および、擬似ＳＲＡＭ
を用いているワークメモリ３に共用できるので、メモリ
制御部４のコストを低下でき、それによって、機器制御
のために組み込まれるマイクロコンピュータシステムの
コストを低減することができる。

なお、本発明は、上述したデータ書き込み／読み出し動
作以外のタイミングでデータ書き込み／読み出し動作を
行なうＣＰＵを用いる場合にも、同様にして適用するこ
とができる。

［発明の効果］以上説明したように、本発明によれば、ＣＰＵから出力
される読み出し／書き込み制御信号およびアドレス信号
に基づいてＳＲＡＭをアクセスするためのタイミング信
号を発生するＳＲＡＭ用タイミング発生手段と、読み出
し／書き込み制御信号およびアドレス信号に基づいて擬
似ＳＲＡＭをアクセスするためのタイミング信号を発生
する擬似ＳＲＡＭ用タイミング発生手段と、ｃ　Ｐ　Ｕ
　カＳＲＡＭを選択しているときにはＳＲＡＭ用タイミ
ング発生手段から出力されるタイミング信号を選択する
とともにＣＰＵが擬似ＳＲＡＭを選択しているときには
擬似ＳＲＡＭ用タイミング発生手段から出力されるタイ
ミング信号を選択する選択手段を備え、選択手段が選択
したタイミング信号によりワークメモリをアクセスする
ようにしたので、ＳＲＡＭおよび擬似ＳＲＡＭをアクセ
スするための装置を共用することができ、それによって
、メモリ制御装置のコストを低下できるという効果を得
る。

【図面の簡単な説明】

第１図は本発明の一実施例にかかるマイクロコンピュー
タシステムを示すブロック図、第２図はＳＲＡＭの動作
タイミングの一例を示す波形図。第３図は擬似ＳＲＡＭの動作タイミングの一例を示す波
形図、第４図はＣＰＵのデータ書き込み／読み出し動作
タイミングの一例を示す波形図、第５図はメモリ制御部
の一例を示すブロック図、第６図はＳＲＡＭを用いた場
合の動作を説明するための波形図、第７図は擬似ＳＲＡ
Ｍを用いた場合の波形図である。１・・・ＣＰＵ（中央処理装置）、３・・・ワークメモ
リ、４・・・メモリ制御部、１０・・・ＳＲＡＭ用タイ
ミング発生部、１１・・・擬似ＳＲＡＭ用タイミング発
生部、】２・・・ラッチ回路、１３・・・マルチプレク
サ、１４，１８゜１９・・・オア回路、１６．２０・・
・アンド回路、１５・・・インバータ回路。第１図（ｏ）ＣＥ第図

Claims

【特許請求の範囲】

ＳＲＡＭまたは擬似ＳＲＡＭにより構成されたワークメ
モリをアクセスするメモリ制御装置において、ＣＰＵか
ら出力される読み出し／書き込み制御信号およびアドレ
ス信号に基づいてＳＲＡＭをアクセスするためのタイミ
ング信号を発生するＳＲＡＭ用タイミング発生手段と、
上記読み出し／書き込み制御信号およびアドレス信号に
基づいて擬似ＳＲＡＭをアクセスするためのタイミング
信号を発生する擬似ＳＲＡＭ用タイミング発生手段と、
ＣＰＵがＳＲＡＭを選択しているときには上記ＳＲＡＭ
用タイミング発生手段から出力されるタイミング信号を
選択するとともにＣＰＵが擬似ＳＲＡＭを選択している
ときには上記擬似ＳＲＡＭ用タイミング発生手段から出
力されるタイミング信号を選択する選択手段を備え、上
記選択手段が選択したタイミング信号によりワークメモ
リをアクセスすることを特徴とするメモリ制御装置。