JPH01119840A

JPH01119840A - ダイナミックｒａｍの制御回路

Info

Publication number: JPH01119840A
Application number: JP62278524A
Authority: JP
Inventors: Masaharu Taniguchi; 谷口　正治
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-11-04
Filing date: 1987-11-04
Publication date: 1989-05-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はダイナミックＲＡＭの読出し及び書込み動作
を、行アドレスストローブ（ＲＡＳ）信号１列アドレス
ストローブ（ＣＡＳ）信号等の制御信号を発生すること
によって指示するダイナミックＲＡＭの制御回路に関す
るものである。

〔従来の技術〕

第４図は従来のダイナミックＲＡＭの制御回路（以下ｒ
ＤＲＡＭ制御回路ｊという。）を示す図である。

同図に示すように、ＤＲＡＭ制御回路１はマイクロプロ
セッサ（以下ｒＭＰＵＪという。）２よりクロック信号
ＣＬＫ、読出し信号ＲＤ及び書込み信号ＷＲ，デコーダ
３よりチップセレクト信号Ｏ８を内部のＲＡＳ／ＣＡＳ
発生回路４の入力としている。

ＲＡＳ／ＣＡＳ発生回路４は、入力されたクロック信号
ＣＬＫに同期し、信号Ｃ８が活性化すると所定のタイミ
ングで行アドレスストローブ信号ＲＡＳ、列アドレスス
トローブ信号ＣＡＳを、また信号ＲＤ、ＷＲにより書込
み信号ＷをＤＲＡＭ５に出力する。また、アドレスマル
チプレクサ６に列アドレス要求信号を出力する。

デコーダ３は、ＭＰｔＪ２からのアドレス信号Ａｄｄｒ
に従い、デコードすることでチップセレクト信号Ｃ８を
ＲＡＳ／ＣＡＳ発生回路４に発生し、アドレスマルチプ
レクサ６はＲＡＳ／ＣＡＳ発生回路４からの列アドレス
要求信号に従い、ＭＰＵからのアドレス信号Ａｄｄｒを
行アドレスあるいは列アドレスとしてＤＲＡＭ６のアド
レス入力Ａに出力する。なお、７はＭＰＵ　２とＤＲＡ
Ｍ５のデータの授受を行うためのパストランシーバであ
り、ＤはＤＲＡＭ５のデータ入力、ＱはＤＲＡＭ５のデ
ータ出力である。

第５図は第４図で示したＤＲＡＭ制御回路１によるＤＲ
ＡＭ５の読出しタイミングを示したタイミング図である
。以下同図を参照しつつその読出し動作の説明をする。

なお、ＤＲＡＭ５の読出しは、ＭＰＵ２からのクロック
信号ＣＬＫに同期し、１サイクルが４クロツクで行われ
る。

まず、最初のクロック期間Ｔ１でＭＰＵ２はこのサイク
ルでアクセスするアドレスを指示するアドレス信号へｄ
ｄｒを発生し、この信号Ａｄｄ　ｒに基づきデコーダ３
よりＤＲＡＭ５をアクセスすることを指示するチップセ
レクト信号Ｏ８が立下る。また、アドレスマルチプレク
サ６によりＤＲＡＭ５のアドレス入力Ａにはアドレス信
号Ａｄｄｒ中の上位アドレスである行アドレスが出力さ
れる。

そして、次のクロック期間Ｔ２でＲＡＳ／ＣＡＳ発生回
路４は行アドレスストローブ信号ＲＡＳを立下ることで
、ＤＲＡＭ５にアドレス入力Ａが行アドレスであること
を知らせる。また、ＭＰＵ、２が読出し信号ＲＤを立下
げることで、このサイクルが読出しサイクルであること
をＲＡＳ／ＣＡＳ発生回路４に指示する。その後、ＲＡ
Ｓ／ＣＡＳ発生回路４の列アドレス要求信号によりアド
レスマルチプレクサ６はＤＲＡＭ５のアドレス入力Ａに
アドレス信号Ａｄｄｒの下位アドレスである列アドレス
を出力する。

そして、次のクロック期間Ｔ３で、列アドレスストロー
ブＣＡＳが立下ることで、アドレス入力Ａが列アドレス
であることをＤＲＡＭ５に知らせる。これらの信号を受
けたＤＲＡＭ５は、信号ＲＡＳ立下り後の行アドレスア
クセス時間ｔＲＡＣの経過後、信号ＣＡＳ立下り後列ア
ドレスアクセス時間ｔ。ＡＣ経過後の遅い方のタイミン
グ（第５図では後者）でデータ出力Ｑよりデータを出力
する。

そして、クロック期間Ｔ４における信号ＣＬＫの立下り
（固定されたＭＰＵ２の読出しタイミング）と同時に、
ＭＰＵ２はパストランシーバ７を介してデータをデータ
入出力Ｄａｔａより取り込み、その後、最終的に信号Ｏ
８が立上ることでＤＲＡＭ５はインアクティブとなる。

なお、ｔＳＵＲはＤＲＡＭ５のＱ出力確定〜ＭＰＵ２の
読出しまでの読出しセットアツプ時間であり、正確な読
出しを行うための所定時間以上に設定する必要がある。

このようにＤＲＡＭを動作させるには、ＭＰＵ２から出
力されるアドレス信号＾ｄｄｒをアドレスマルチプレク
サ６により行アドレスと列アドレスに分割してＤＲＡＭ
５のアドレス入力Ａに与えるため、行アドレスと列アド
レスの識別のため信号ＲＡＳ、信号ＣＡＳが必要となる
。

第６図は第４図で示したＤ　ＲＡ　Ｍ　ｌｌ１ｌＪ　ｍ
回路１によるＤＲＡＭ５の書込みタイミングを示したタ
イミング図である。以下同図を参照しつつその書込み動
作の説明をする。なお、ＤＲＡＭ５の書込みも、読出し
同様１サイクルが４クロツクで行われる。

まず、最初のクロック期間Ｔ１で、ＭＰＵ２はこのサイ
クルでアクセスするアドレスを指示するアドレス信号へ
ｄｄｒを発生し、この信号Ａｄｄｒに基づきデコーダ３
よりＤＲＡＭ５にアクセスすることを指示するチップセ
レクト信号Ｃ８が立下る。また、アドレス入力Ａには、
アドレスマルチプレクサ６よりアドレス信号Ａｄｄ　ｒ
中の上位アドレスである行アドレスが出力される。

そして、次のクロック期間Ｔ２でＲＡＳ／ＣＡＳ発生回
路４は信号Ｒ’Ａ　Ｓを立下げ、ＤＲＡＭ５にアドレス
入力Ａが行アドレスであることを知らせる。またＭＰＵ
２が書込み信号ＷＲを立下げることで、このサイクルが
書込みサイクルであることをＲＡＳ／ＣＡＳ発生回路４
に指示する。これに伴いＲＡＳ／ＣＡＳ発生回路４は書
込み信号Ｗを立下ることで、ＤＲＡＭ５に書込みを指示
する（読出し時は立下げない）。その後、ＲＡＳ／ＣＡ
Ｓ発生回路４の制御信号によりアドレスマルチプレクサ
６はＤＲＡＭ５のアドレス入力Ａに列アドレスを出力す
る。

そして、次のクロック期間工、における信号ＣＬＫの立
下りと同時にＭＰＵ２のデータ入出力Ｄａｔａよりライ
トデータが出力され、クロック期間Ｔ３における信＠　
ＣＬ　Ｋの立下りから書込みセットアツプ時間ｔｓｕｗ
経過後、信号ＣＡＳが立下る。

ＤＲＡＭ５は書込み信号Ｗ２列アドレスストローブ信号
ＣＡＳの遅いタイミングの立下り〈同図では後者）で、
ライトデータをデータトランシーバ７を介しデータ人力
りより指定アドレスのメモリ領域に書込む。

その後、クロック期間Ｔ４で最終的に信号Ｃ８が立上る
ことでＤＲＡＭ５はインアクティブとなる。なお、書込
セットアツプ時間ｔｓｕｗはＭＰＵ２のライトデータを
確実に書き込むため、所定時間以上に設定する必要があ
る。以上が書込み動作である。

このように、ＭＰＵが出力する開信号をＤＲＡＭが必要
とする入力信号に変換し、ＤＲＡＭ動作の制御を行うの
ＤＲＡＭ制御回路である。

〔発明が解決しようとする問題点〕

従来のＤ　ＲＡ　Ｍ　！！Ｊ　６１１回路は以上のよう
に構成されており、安定した読出し、書込みを行うため
のセットアツプ時間１，１８ｏいを所定時間以上ＩＲ設ける必要があった。

従って、読出し及び書込みのタイミングを指示する列ア
ドレスストローブ信号ＣＡＳは、読出し時にはできるだ
け速く立下り、書込み時にはできるだけ遅く立下るとい
う、相反する条件を満足させる中間的な時間に立下るよ
うに設定されていた。

このため、信号ＣＡＳをさ程速く立下げることができず
、この条件下で良好な読出し特性を維持するため、信号
ＣＡＳ立下り後、短時間でデータ出力Ｑよりデータが取
り出せるアクセス時間（１，１）の速いＤＲＡＭを用い
る必要がＲＡＣＣＡＣある。

しかしながら、使用するＤＲＡＭの個数が多ければ、ア
クセス時間の速い高価なりＲＡＭを使用することはコス
トがかかりすぎるという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、アクセス時間の比較的遅いＤＲＡＭでも、良
好な読出し特性及び書込み特性を得ることができるダイ
ナミックＲＡＭの制御回路を得ることを目的とする。

Ｃ問題点を解決するための手段〕この発明に係るダイナミックＲＡＭの制御回路は、ダイ
ナミックＲＡＭの読出し及び書込み動作を制御信号を発
生することによって指示するダイナミックＲＡＭの制御
回路であって、外部読出し信号を入力とし、読出し時に
は比較的速いタイミングで前記制御信号を発生する第１
の制御信号発生回路と、外部書込み信号を入力し、書込
み時には比較的遅いタイミングで前記制御信号を発生す
る第２の制御信号発生回路とを備えている。

〔作用〕

この発明における制御信号は第１の制御回路あるいは第
２の制御回路により、読出し時には比較的速く、書込み
時には比較的遅く発生するため、読出し特性、書込み特
性の両方を同時に向上させることができる。

〔実施例〕

第１図はこの発明の一実施例であるＤＲＡＭ制御回路を
示すブロック図である。同図に示すように従来のＣＡＳ
／ＲＡＳ発生回路４がＲＡＳ発生回路４　ａ　、読出し
時ＣＡＳ発生回路４ｂ、書込み時ＣＡＳ発生回路４Ｃと
機能が分割されている。

ＲＡＳ発生回路４ａはＭＰＵ２のクロック信号ＣＬＫ、
デコーダ３のチップセレクト信号Ｏ８を入力信号とし、
行アドレスストローブ信号ＲＡＳをＤＲＡＭ５に出力し
ている。

読出し時ＣＡＳ発生回路４ｂは、ＭＰＵ２よりクロック
信号ＣＬＫ、読出し信号ＲＤを、デコーダ３より信号Ｃ
８を入力信号とし、読出し時（信号ＲＤ立下り時）のみ
、ＤＲＡＭ５への列アドレスストローブ信号ＣＡＳの出
力、アドレスマルチプレクサ６への列アドレス要求信号
の出力を行う。

一方、書込み時ＣＡＳ発生回路４Ｃは、ＭＰＵ２よりク
ロック信号ＣＬＫ、書込み信号ＷＲを、デコーダ３より
信号Ｃ８を入力信号とし、書込み時（信号ＷＲ立下り時
）のみ、ＤＲＡＭ５への列アドレスストローブ信号ＣＡ
Ｓの出力、アドレスマルチプレクサ６への列アドレス要
求信号の出力を行う。

第２図は第１図で示したＤＲＡＭ制御回路１によるＤＲ
ＡＭ５の読出しタイミングを示したタイミング図である
。以下、同図を参照しつつ、その読出し動作の説明をす
る。なお、ＤＲＡＭ５の読出しは、従来同様、１サイク
ルが４クロツクで行われる。

まず、最初のクロック期間Ｔ１でＭＰＵ２はこのサイク
ルでアクセスするアドレスを指示するアドレス信号Ａｄ
ｄｒを発生し、この信号Ａｄｄｒに基づきデコーダ３に
よりＤＲＡＭ５にアクセスすることを指示するチップセ
レクト信号ｃｓが立下る。また、アドレスマルチプレク
サ６により［）ＲＡＭ５のアドレス入力Ａにアドレス信
号Ａｄｄｒ中の上位アドレスである行アドレスを出力す
る。

そして、次のクロック期間Ｔ２でＲＡＳ発生回路４ａは
行アドレスストローブ信号ＲＡＳを立下げることで、Ｄ
ＲＡＭ５にアドレス入力Ａが行アドレスであることを知
らせる。また、読出し信号ＲＤが立下ることで、このサ
イクルが読出しサイクルであることを読出し時ＣＡＳ発
生回路４ｂに指示する。この読出し時ＣＡＳ発生回路４
ｂは、従来より速いタイミングでアドレスマルチプレク
サ６に列アドレス要求信号を出力することで、ＤＲＡＭ
５のアドレス入力Ａにアドレス信号へｄｄｒの下位アド
レスである列アドレスを出力する。そして、クロック期
間Ｔ２における信号Ｃ’Ｌ　Ｋの立上りに伴い列アドレ
スストローブ信号ＣＡＳを立下げることで、アドレス入
力Ａが列アドレスであることを知らせる。これらの信号
を受けたＤＲＡＭ５は、信号ＲＡＳ立下り後行アドレス
アクセス時間ｔＲＡＣ経過後、信号ＣＡＳ立下り後列ア
ドレスアクセス時間ｔ。ＡＣ経過後の遅い方のタイミン
グ（同図では前者）で、データ出力Ｑよりデータを出力
する。

そして、クロック期間Ｔ４における信号ＣＬＫの立下り
（固定されたＭＰＵ２の読出しタイミング）と同時に、
ＭＰＵ２はパストランシーバ７を介してデータ入出力Ｄ
ａｔａよりデータを取り込み、その後、最終的に信号Ｏ
８が立上ることでＤＲＡＭ５はインアクティブとなる。

このように読出し時は、信号ＣＡＳが従来より半クロツ
ク周期程度速く立下ることで、ＤＲＡＭ５のデータ出力
のタイミングは従来から時間的に余裕のある行アドレス
アクセス時間ｔＲＡＣで決定することになり、アクセス
時間の比較的遅い安価なダイナミックＲＡＭでも十分な
読出しセットアツプ時間ｔＳＩＩＲを設定でき、良好な
読出し特性を得ることができる。

第３図は第１図で示したＤＲＡＭ制御回路１によるＤＲ
ＡＭ５の書込みタイミングを示したタイミング図である
。以下同図を参照しつつその書込み動作の説明をする。

なお、ＤＲＡＭ５の書込みも、読出し同様１サイクルが
４クロツクで行われる。

まず、最初のクロック期間Ｔ１で、ＭＰＵ２はこのサイ
クルでアクセスするアドレスを指示するアドレス信号Ａ
ｄｄｒを発生し、この信号Ａｄｄｒに基づきデコーダ３
よりＤＲＡＭ５にアクセスすることを指示するチップセ
レクト信号Ｃ８が立下る。また、アドレス入力Ａには、
アドレスマルチプレクサ６よりアドレス信号Ａｄｄｒ中
の上位アドレスである行アドレスが出力される。

そして、次のクロック期間Ｔ２でＲＡＳ発生回路４ａは
信＠　ＲＡ　Ｓを立下げ、ＤＲＡＭ５にアドレス入力Ａ
が行アドレスであることを知らせる。

またＭＰＵ２が書込み信号ＷＲを立下げることで、この
サイクルが書込みサイクルであることを書込み時ＣＡＳ
発生回路４に指示する。これに伴い書込み時ＣＡＳ発生
回路４ｃは書込み信号Ｗを立下ることで、ＤＲＡＭ５に
書込みを指示する。

そして、次のクロック期間Ｔ３における信号ＣＬＫの立
下りと同時にＭＰＵ２のデータ入出力Ｄａｔａよりライ
トデータが出力され、その後、書込み時ＣＡＳ発生回路
４Ｃの列アドレス要求信号によりアドレスマルチプレク
サ６はＤＲＡＭ５のアドレス入力Ａに列アドレスを出力
する。そして、クロック期間Ｔ３における信号ＣＬＫの
立上りに伴い、信号ＣＡＳが立下る。ＤＲＡＭ５は書込
み信号■１列アドレスストローブ信号ＣＡＳの遅いタイ
ミングの立下り（同図では後者）で、ライトデータをデ
ータトランシーバ７を介しデータ人力りより指定アドレ
スのメモリ領域に書込む。その後クロック期間Ｔ４で最
終的に信号Ｏ８が立上ることでＤＲＡＭ５はインアクテ
ィブとなる。

このように書込み時は、信号ＣＡＳが従来より半クロツ
ク周期程度遅く立下ることで、クロック期間Ｔ３におけ
る信号ＣＬＫの立下りから信号Ｃ忌の立下りまでの書込
みセット時間ｔｓｕｗは十分に長く設定することができ
、良好な書込み特性を得ることができる。

なお、この実施例では、ＤＲＡＭ制御回路はＭＰＵのク
ロックに同期した信号を発生する例を示したが、ＭＰＵ
のクロックに非同期で動作する構成でもこの発明を適用
することができ、同様の効果を奏する。

また、この実施例では１サイクル４クロツクの読出し、
＠込み動作において説明したがこれに限定されるもので
はない。

〔発明の効果〕

以上説明したように、この発明によれば、読出し及び書
込みのタイミングを指示する制御信号は第１の制御回路
あるいは第２の制御回路により、読出し時には比較的速
く書込み時には比較的遅く発生するため、読出し時にお
いてはアクセス時間の比較的遅いＤＲＡＭでも良好な読
出し特性が得られ、書込み時はより良好な書込み特性を
得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＤＲＡＭ制御回路を
示すブロック図、第２図は第１図のＤＲＡＭ制御回路の
読出し動作を示すタイミング図、第３図は第１図のＤＲ
ＡＭ制御回路の書込み動作を示すタイミング図、第４図
は従来のＤＲＡＭ制御回路を示すブロック図、第５図は
第４図のＤＲＡＭ制御回路の読出し動作を示すタイミン
グ図、第６図は第４図のＤＲＡＭ制御回路の書込み動作
を示すタイミング図である。図において、１はＤＲＡＭ制御回路、２はＭＰＵ、４ａ
はＲＡＳ発生回路、４ｂは読出し時ＣＡＳ発生回路、４
Ｃは書込み時ＣＡＳ発生回路、５はＤＲＡＭ１６はアド
レスマルチプレクサである。なお、各図中同一符号は同一または相当部分を示す。代理人　　　大　　岩　　増　　雄第１図第２図ｔＲＡＣ第３図１　Ｔ１１　Ｔ２　ｌ　Ｔ３　ｌ　Ｔ４　ｌ第４図第５図手続補正書（自発）

Claims

【特許請求の範囲】

（１）ダイナミックＲＡＭの読出し及び書込み動作を制
御信号を発生することによって指示するダイナミックＲ
ＡＭの制御回路であって、外部読出し信号を入力とし、読出し時には比較的速いタ
イミングで前記制御信号を発生する第１の制御信号発生
回路と、外部書込み信号を入力し、書込み時には比較的遅いタイ
ミングで前記制御信号を発生する第２の制御信号発生回
路とを備えたダイナミックＲＡＭの制御回路。
（２）前記第１及び第２の制御信号発生回路は各々より
発生する前記制御信号のタイミングに基き前記ダイナミ
ックＲＡＭへのアドレス出力のタイミングを指示する特
許請求の範囲第１項記載のダイナミックＲＡＭの制御回
路。