JP2001006398A - 半導体記憶装置およびこの半導体記憶装置の試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、試験基板上に複数搭載される半導
体記憶装置およびその試験方法に関し、試験モード時の
データの書き込み時間を短縮することを目的とする。 【解決手段】 データマスク信号を受け、メモリセルへ
のデータの書き込みを禁止する書き込み制御回路を備え
た半導体記憶装置において、試験モード時に活性化さ
れ、データマスク信号を無効にしてメモリセルへのデー
タの書き込みを試験モード中に常に許可するマスク信号
無効回路を備えた。取り込み制御信号を受け、入力信号
の取り込みを禁止する取り込み制御回路を備えた半導体
記憶装置において、試験モード時に活性化され、取り込
み制御信号を無効にして入力信号の取り込みを試験モー
ド中に常に許可する取り込み信号無効回路と、取り込み
制御信号による入力信号の取り込み禁止時に、メモリセ
ルからのデータの読み出し動作を禁止するデータ出力禁
止回路とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、試験モードを備え
た半導体記憶装置に関し、特に、試験基板上に複数搭載
される半導体記憶装置、およびこの半導体記憶装置の試
験方法に関する。

【０００２】

【従来の技術】一般に、SDRAM（synchronous DRAM）等
の半導体記憶装置では、試験工程において、バーンイン
試験が行われている。バーンイン試験は、高温、高電圧
で半導体記憶装置を所定時間動作させ、短時間で初期故
障品を取り除くための加速試験である。

【０００３】図１０は、SDRAM１のバーンイン試験を行
うバーンイン基板２の概要を示している。バーンイン基
板２には、図の横方向、縦方向にそれぞれ３個ずつ、合
計９個のSDRAM１ａ-１ｉが搭載されている。各SDRAM１
ａ-１ｉは、クロック端子CLK、クロックイネーブル端子
CKE、アドレス端子ADD、コマンド端子CMD、データ端子D
Q、およびデータマスク端子DQMを備えている。

【０００４】クロック信号CLKは、外部から供給される
入力信号を所定のタイミングで内部回路に取り込むため
の信号である。クロックイネーブル信号CKEは、外部か
ら供給されるクロック信号CLKの取り込みを許可する信
号である。クロック信号CLKは、クロックイネーブル信
号CKEの高レベル時に、内部に取り込まれる。コマンド
信号CMDは、動作モードを決める信号である。データマ
スク信号DQMは、書き込みデータのメモリセルへの書き
込みおよび読み出しデータの外部への出力をマスク（禁
止）する信号である。書き込みデータおよび読み出しデ
ータは、データマスク信号DQMの高レベル時にマスクさ
れる。

【０００５】バーンイン基板２には、各端子と信号の授
受を行うための配線パターンが形成されている。ここ
で、端子名と信号名とを、同一の符号を用いて表してい
る。クロック信号CLK、アドレス信号ADD、データ信号D
Q、およびコマンド信号CMDの配線は、全てのSDRAM１ａ-
１ｉに接続されている。クロック信号CLK、アドレス信
号ADD、データ信号DQ、およびコマンド信号CMDは、全て
のSDRAM１ａ-１ｉに共通して使用される信号である。

【０００６】バーンイン基板２上の配線を共通化するこ
とで、配線数が低減され、バーンイン基板２上に多数の
SDRAM１を搭載することが可能なる。一般に、バーンイ
ン試験は、恒温槽の中で行われる。一度に恒温槽に収納
されるバーンイン基板２の数は限られているため、バー
ンイン基板２へのSDRAM１の搭載数は、試験コストに大
きく影響する。

【０００７】クロックイネーブル信号CKE1の配線は、図
の横方向に並んだSDRAM１ａ、１ｂ、１ｃのクロックイ
ネーブル端子CKEに接続されている。クロックイネーブ
ル信号CKE2の配線は、図の横方向に並んだSDRAM１ｄ、
１ｅ、１ｆのクロックイネーブル端子CKEに接続されて
いる。クロックイネーブル信号CKE3の配線は、図の横方
向に並んだSDRAM１ｇ、１ｈ、１ｉのクロックイネーブ
ル端子CKEに接続されている。

【０００８】データマスク信号DQM1の配線は、図の縦方
向に並んだSDRAM１ａ、１ｄ、１ｇのデータマスク端子D
QMに接続されている。データマスク信号DQM2の配線は、
図の縦方向に並んだSDRAM１ｂ、１ｅ、１ｈのデータマ
スク端子DQMに接続されている。データマスク信号DQM3
の配線は、図の縦方向に並んだSDRAM１ｃ、１ｆ、１ｉ
のデータマスク端子DQMに接続されている。

【０００９】図中、太線で示した配線は複数本からなる
配線である。上述したバーンイン基板２に搭載されたSD
RAM１ａ-１ｉでは、以下示すように、書き込み動作およ
び読み出し動作が行われる。図１１は、バーンイン試験
時の各信号のタイミングの一例を示している。この例で
は、SDRAM１ａ、１ｂ、１ｃ．．．１ｈ、１ｉの順に、
データの書き込み動作および読み出し動作が繰り返して
行われる。

【００１０】まず、クロックイネーブル信号CKE1は高レ
ベルにされ、クロックイネーブル信号CKE2、CKE3は低レ
ベルにされる（図１１(a)）。SDRAM１ａ、１ｂ、１ｃ
は、クロックイネーブル信号CKE1の高レベルを受けて、
クロック信号CLKを取り込む。SDRAM１ｄ-１ｉは、クロ
ックイネーブル信号CKE2、CKE3の低レベルを受けて、ク
ロック信号CLKの取り込みを禁止する。したがって、SDR
AM１ａ-１ｃは、活性化状態になり、SDRAM１ｄ-１ｉ
は、非活性化状態になる。

【００１１】また、データマスク信号DQM1は低レベルに
され、データマスク信号DQM2、DQM3は高レベルにされる
（図１１(b)）。この結果、活性化状態のSDRAM１ａ-１
ｃのうち、クロックイネーブル信号CKE1とデータマスク
信号DQM1とが供給されているSDRAM１ａのみが動作可能
な状態にされる。この後、SDRAM１ａは、コマンド信号C
MDにより書き込みコマンドを受け、順次供給されるアド
レスADDに対応するメモリセルにデータを書き込んでい
く（図１１(c)）。次に、SDRAM１ａは、コマンド信号CM
Dにより読み出しコマンドを受け、順次供給されるアド
レスADDに対応するメモリセルからデータを読み出して
いく（図１１(d)）。そして、SDRAM１ａの１回目の動作
試験が完了する。

【００１２】次に、データマスク信号DQM2は低レベルに
され、データマスク信号DQM1、DQM3は高レベルにされる
（図１１(e)）。クロックイネーブル信号CKE1と、デー
タマスク信号DQM2とが供給されているSDRAM１ｂのみが
動作可能な状態にされる。SDRAM１ｂは、コマンド信号C
MDにより書き込みコマンドを受け、順次供給されるアド
レスADDに対応するメモリセルにデータを書き込んでい
く（図１１(f)）。次に、SDRAM１ｂは、コマンド信号CM
Dにより読み出しコマンドを受け、順次供給されるアド
レスに対応するメモリセルからデータを読み出していく
（図１１(g)）。そして、SDRAM１ｂの１回目の動作試験
が完了する。

【００１３】同様にして、SDRAM１ｃ、１ｄ．．．１
ｈ、１ｉの書き込み動作、読み出し動作が繰り返し行わ
れる。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
たバーンイン試験では、書き込み動作を、バーンイン基
板２上に搭載されるSDRAM１ａ、１ｂ、．．．１ｈ、１
ｉの一つずつに対して行わなければならず、試験に長時
間を要するという問題があった。

【００１５】試験時間を短縮するために、例えば、デー
タマスク信号DQM1、DQM2、DQM3を同時に低レベルにし
て、複数のSDRAMに同じデータを書き込むことが考えら
れる。しかしながら、一般に、バーンイン基板２に信号
を供給する制御装置は、バーンイン基板２が接続される
コネクタに接続され、SDRAM１とともに恒温槽内で動作
する。このため、制御装置には、高温に耐えられる部品
しか使用することができず、複雑なタイミングのデータ
マスク信号DQM1、DQM2、DQM3を生成することは困難であ
った。また、上記制御装置は、他製品のバーンイン試験
にも使用されることが多く、安易に改造することができ
ない。

【００１６】専用の制御装置を設計・製作した場合に
は、新たに費用が発生するだけでなく、既存のプログラ
ムを流用できなくなる。この結果、試験コストが増大し
てしまう。本発明の目的は、試験モード時のデータの書
き込み時間を短縮することができる半導体記憶装置およ
びこの半導体記憶装置の試験方法を提供することにあ
る。

【００１７】

【課題を解決するための手段】図１は、請求項１ないし
請求項３に記載の半導体記憶装置の基本原理を示すブロ
ック図である。請求項１の半導体記憶装置では、書き込
み制御回路３２は、外部から受けたデータマスク信号DQ
Mが禁止レベルのときに、メモリセル４４へのデータDQ
の書き込みを禁止する制御を行う。書き込み制御回路３
２は、データマスク信号DQMが許可レベルのときに、メ
モリセル４４にデータDQを書き込む制御を行う。

【００１８】マスク信号無効回路２４は、試験モード時
に活性化され、データマスク信号DQMを無効にする。こ
のため、書き込み制御回路３２は、試験モード時には、
常にメモリセル４４にデータDQを書き込む制御を行うこ
とができる。したがって、試験基板４６上に複数の半導
体記憶装置を搭載して動作試験を行う場合に、外部から
のデータマスク信号DQMを無効にして、複数の半導体記
憶装置のメモリセル４４に同時にデータDQを書き込むこ
とが可能になる。この結果、試験モード時の書き込み動
作時間が短縮される。

【００１９】請求項２の半導体記憶装置では、取り込み
制御回路１０ｂ、１４、１６、１８、２０は、外部から
受けた取り込み制御信号CKEが禁止レベルのときに、入
力信号の取り込みを禁止する制御を行う。取り込み制御
回路１０ｂ、１４、１６、１８、２０は、取り込み制御
信号CKEが許可レベルのときに、入力信号を取り込む制
御を行う。

【００２０】取り込み信号無効回路４８は、試験モード
時に活性化され、取り込み制御信号CKEを無効にする。
このため、取り込み制御回路１０ｂ、１４、１６、１
８、２０は、試験モード時には、常に入力信号を取り込
む制御を行う。データ出力禁止回路５０、５２は、取り
込み制御信号CKEによる入力信号の取り込み禁止時に、
メモリセル４４からのデータDQの読み出し動作を禁止す
る。

【００２１】したがって、試験基板４６上に複数の半導
体記憶装置を搭載して動作試験を行う場合に、外部から
の取り込み制御信号CKEを無効にして、入力信号を取り
込むことで、複数の半導体記憶装置のメモリセル４４に
同時にデータDQを書き込むことが可能になる。また、メ
モリセル４４からのデータDQの読み出しは、取り込み制
御信号CKEにより入力信号の取り込みが許可されている
半導体記憶装置のみから行われる。この結果、試験モー
ド時の書き込み動作においては、複数の半導体記憶装置
に同時にデータDQが書き込まれ、試験時間が短縮され
る。試験モード時の読み出し動作においては、読み出し
データDQが衝突することが防止される。

【００２２】請求項３の半導体記憶装置では、書き込み
制御回路３２は、外部から受けたデータマスク信号DQM
が禁止レベルのときに、メモリセル４４へのデータDQの
書き込みを禁止する制御を行う。書き込み制御回路３２
は、データマスク信号DQMが許可レベルのときに、メモ
リセル４４にデータDQを書き込む制御を行う。取り込み
制御回路１０ｂ、１４、１６、１８、２０は、外部から
受けた取り込み制御信号CKEが禁止レベルのときに、入
力信号の取り込みを禁止する制御を行う。取り込み制御
回路１０ｂ、１４、１６、１８、２０は、取り込み制御
信号CKEが許可レベルのときに、入力信号を取り込む制
御を行う。

【００２３】マスク信号無効回路２４は、試験モード時
に活性化され、データマスク信号DQMを無効にする。こ
のため、書き込み制御回路３２は、試験モード時には、
常にメモリセル４４にデータDQを書き込む制御を行うこ
とができる。取り込み信号無効回路４８は、試験モード
時に活性化され、取り込み制御信号CKEを無効にする。
このため、取り込み制御回路１０ｂ、１４、１６、１
８、２０は、試験モード時には、常に入力信号を取り込
む制御を行う。したがって、試験モード時には、マスク
信号無効回路２４および取り込み信号無効回路４８によ
り、常にメモリセル４４にデータDQを書き込む制御が行
われる。

【００２４】データ出力禁止回路５０、５２は、取り込
み制御信号CKEによる入力信号の取り込み禁止時に、メ
モリセル４４からのデータDQの読み出し動作を禁止す
る。換言すれば、データ出力禁止回路５０、５２は、取
り込み制御信号CKEによる入力信号の取り込み許可時に
は、メモリセル４４からのデータDQの読み出し動作を許
可する。

【００２５】このため、例えば、試験基板４６上に複数
の半導体記憶装置を搭載して動作試験を行う場合に、デ
ータマスク信号DQMおよび取り込み制御信号CKEを無効に
して、外部からの入力信号を取り込むことで、複数の半
導体記憶装置のメモリセル４４に同時にデータDQを書き
込むことが可能になる。また、メモリセル４４からのデ
ータDQの読み出しは、取り込み制御信号CKEにより入力
信号の取り込みが許可されている半導体記憶装置のみか
ら行われる。したがって、試験モード時の書き込み動作
においては、複数の半導体記憶装置に同時にデータDQが
書き込まれ、試験時間が短縮される。試験モード時の読
み出し動作においては、データDQが衝突することが防止
される。

【００２６】請求項４の半導体記憶装置の試験方法で
は、まず、請求項１記載の半導体記憶装置が試験基板４
６上に複数搭載される。次に、各半導体記憶装置が試験
モードにされる。各半導体記憶装置に所定のデータマス
ク信号DQMが与えられる。ここで、各半導体記憶装置の
マスク信号無効回路２４は、試験モードにより活性化さ
れているため、データマスク信号DQMにより書き込みが
禁止されている半導体記憶装置のメモリセル４４にもデ
ータDQが書き込まれれる。したがって、複数の半導体記
憶装置に同時にデータDQが書き込まれる。この結果、試
験時間が短縮される。

【００２７】請求項５の半導体記憶装置の試験方法で
は、まず、請求項２記載の半導体記憶装置が試験基板４
６上に複数搭載される。次に、各半導体記憶装置を試験
モードにされる。各半導体記憶装置に所定の取り込み制
御信号CKEが与えられる。ここで、各半導体記憶装置の
取り込み信号無効回路４８は、試験モードにより活性化
されているため、取り込み制御信号CKEにより入力信号
の取り込みが禁止されている半導体記憶装置のメモリセ
ル４４にもデータDQが書き込まれる。したがって、複数
の半導体記憶装置に同時にデータDQが書き込まれ、試験
時間が短縮される。

【００２８】また、データ出力禁止回路５０、５２によ
り、取り込み制御信号CKEにより入力信号の取り込みが
許可されている半導体記憶装置の前記メモリセル４４か
らのみデータDQの読み出し動作が行なわれる。このた
め、試験モード時の読み出し動作において、読み出しデ
ータDQが衝突することが防止される。

【００２９】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて詳細に説明する。

【００３０】図２は、本発明の半導体記憶装置の第１の
実施形態および半導体記憶装置の試験方法の第１の実施
形態を示している。この実施形態は、請求項１および請
求項４に対応している。この実施形態の半導体集積回路
は、シリコン基板上に、CMOSプロセス技術を使用して、
例えば、６４ＭビットのSDRAM４として形成されてい
る。

【００３１】なお、従来技術で説明した信号と同一の信
号については、同一の符号を付している。SDRAM４は、
入力バッファ１０ａ、１０ｂ、クロックイネーブルラッ
チ１２、コマンドラッチ部１４、列アドレスラッチ１
６、データラッチ１８、データマスクラッチ２０、試験
回路２２、マスク信号無効回路２４、出力タイミングジ
ェネレータ２６、読み出しタイミングジェネレータ２
８、出力回路３０、書き込みタイミングジェネレータ３
２、メモリコア部３４、および外部端子に接続されるパ
ッド３６を備えて構成されている。メモリコア部３４
は、列デコーダ３８、リードアンプ４０、ライトアンプ
４２、およびメモリセル４４を備えて構成されている。
書き込みタイミングジェネレータ３２は書き込み制御回
路に対応している。入力バッファ１０ａ、クロックイネ
ーブルラッチ１２、コマンドラッチ部１４、列アドレス
ラッチ１６、データラッチ１８、およびデータマスクラ
ッチ２０は、取り込み制御回路に対応している。

【００３２】クロックイネーブルラッチ１２は、入力バ
ッファ１０ａを介してクロックイネーブル信号CKEを取
り込み、内部クロックイネーブル信号CKEINとして出力
する回路である。入力バッファ１０ｂは、内部クロック
イネーブル信号CKEINの高レベルを受けたときに、外部
から供給されるクロック信号CLKを内部クロック信号CLK
INとして出力する回路である。内部クロック信号CLKIN
は、内部クロックイネーブル信号CKEINが低レベルのと
きに、所定の信号レベルに保持されている。クロックイ
ネーブル信号CKEは、取り込み制御信号に対応してい
る。

【００３３】コマンドラッチ１４は、内部クロック信号
CLKINに同期して外部から供給されるコマンド信号CMDを
取り込み、取り込んだコマンド信号CMDに応じて内部コ
マンド信号ACMD、PCMD、RCMD、TCMD、WCMDを出力する回
路である。内部コマンド信号ACMDは、アクティブコマン
ドを受けて、チップをアクティブ状態にするための制御
信号である。内部コマンド信号PCMDは、プリチャージコ
マンドを受けて、プリチャージ動作を行うための制御信
号である。内部コマンド信号RCMDは、読み出しコマンド
を受けて、読み出し動作を行うための制御信号である。
内部コマンド信号WCMDは、書き込みコマンドを受けて、
書き込み動作を行うための制御信号である。内部コマン
ド信号TCMDは、試験コマンドを受けて、チップを通常動
作モードから試験モードに移行するための制御信号であ
る。

【００３４】列アドレスラッチ１６は、内部クロック信
号CLKINに同期して外部から供給されるアドレス信号ADD
を取り込み、内部アドレス信号ADDINとして出力する回
路である。データラッチ１８は、内部クロック信号CLKI
Nに同期して外部から供給されるデータ信号DQを取り込
み、書き込みデータ信号DQINとして出力する回路であ
る。データマスクラッチ２０は、内部クロック信号CLKI
Nに同期して外部から供給されるデータマスク信号DQMを
取り込み、内部データマスク信号DQMIN1として出力する
回路である。

【００３５】試験回路２２は、内部コマンド信号TCMDを
受け、試験信号TESTを出力する回路である。試験回路２
２は、試験モード時に試験信号TESTを高レベルにする。
マスク信号無効回路２４は、インバータ２４ａ、２４
ｂ、および２入力のNANDゲート２４ｃで構成されてい
る。NANDゲート２４ｃの一方の入力には、インバータ２
４ａを介して試験信号TESTの反転信号が供給されてい
る。NANDゲート２４ｃの他方の入力には、内部データマ
スク信号DQMIN1が供給されている。NANDゲート２４ｃの
出力は、インバータ２４ｂを介して内部データマスク信
号DQMIN2として出力されている。マスク信号無効回路２
４は、試験信号TESTが高レベルのときに、内部データマ
スク信号DQMIN2を低レベルにし、試験信号TESTが低レベ
ルのときに、内部データマスク信号DQMIN1の信号レベル
を内部データマスク信号DQMIN2に伝達する回路である。

【００３６】出力タイミングジェネレータ２６は、内部
クロック信号CLKINを受け、読み出し動作に必要な出力
タイミング信号OT1を生成する回路である。読み出しタ
イミングジェネレータ２８は、内部クロック信号CLKIN
および内部コマンド信号RCMDを受け、読み出し動作に必
要な読み出しタイミング信号RT1を生成する回路であ
る。出力回路３０は、出力タイミング信号OT1、読み出
しタイミング信号RT1により生成される所定のタイミン
グを使用して、リードアンプ４０から出力される読み出
しデータ信号DQOUTをデータ信号DQとして出力する回路
である。

【００３７】書き込みタイミングジェネレータ３２は、
内部クロック信号CLKIN、内部データマスク信号DQMIN
2、および内部コマンド信号WCMDを受け、書き込み動作
に必要な書き込みタイミング信号WT1を生成する回路で
ある。列デコーダ３８は、内部アドレス信号ADDINを受
け、列デコード信号を生成する回路である。リードアン
プ４０は、メモリセル４４から読み出されるデータを読
み出しデータ信号DQOUTとして出力する回路である。ラ
イトアンプ４２は、書き込みデータ信号DQINをメモリセ
ル４４に出力する回路である。

【００３８】図中、太線で示した信号は、複数からなる
信号である。例えば、データ信号DQは、８本のデータ信
号DQ0-DQ7で構成され、アドレス信号ADDは、１５本のア
ドレス信号ADD0-ADD14で構成され、コマンド信号CMD
は、チップセレクト信号/CS、行アドレスストローブ信
号/RAS、列アドレスストローブ信号/CAS、およびライト
イネーブル信号/WEで構成されている。

【００３９】図３は、図２に示したSDRAM４のバーンイ
ン試験を行うバーンイン基板４６の概要を示している。
バーンイン基板４６は、試験基板に対応している。バー
ンイン基板４６は、図１０に示したバーンイン基板２と
同一の基板であるため、配線の説明は省略する。バーン
イン基板４６には、図の横方向、縦方向にそれぞれ３個
ずつ、合計９個のSDRAM４ａ-４ｉが搭載されている。

【００４０】上述したバーンイン基板４６に搭載された
半導体記憶装置４ａ-４ｉでは、以下示すように、バー
ンイン試験が行われる。図４は、バーンイン試験時の各
信号のタイミングの一例を示しているまず、試験コマン
ドが入力され、SDRAM４ａ-４ｉは、試験モードに移行す
る。試験信号TESTは、高レベルにされる。

【００４１】次に、クロックイネーブル信号CKE1は高レ
ベルにされ、クロックイネーブル信号CKE2、CKE3は低レ
ベルにされる（図４(a)）。クロックイネーブル信号CKE
1の高レベルを受けて、SDRAM４ａ、４ｂ、４ｃは、クロ
ック信号CLKを取り込む。クロックイネーブル信号CKE
2、CKE3の低レベルを受けて、SDRAM４ｄ-４ｉは、クロ
ック信号CLKの取り込みを禁止する。したがって、SDRAM
４ａ-４ｃは活性化状態になり、SDRAM４ｄ-４ｉは非活
性化状態になる。

【００４２】また、データマスク信号DQM1は低レベルに
され、データマスク信号DQM2、DQM3は高レベルにされる
（図４(b)）。SDRAM４ａは、クロックイネーブル信号CK
E1の高レベルおよびデータマスク信号DQM1の低レベルを
受け、ライト動作が可能な状態になる。この際、図２に
示したマスク信号無効回路２４は、試験信号TESTの高レ
ベルを受け、内部データマスク信号DQMIN2を常に低レベ
ルにする。すなわち、データマスク信号DQM2、DQM3が供
給され、かつクロックイネーブル信号CKE1が供給されて
いるSDRAM４ｂ、４ｃは、書き込み動作が可能な状態に
なる。

【００４３】SDRAM４ａ、４ｂ、４ｃは、コマンド信号C
MDにより書き込みコマンドを受け、供給されるアドレス
ADDに対応するメモリセル４４にデータを書き込んでい
く（図４(c)）。次に、SDRAM４ａ、４ｂ、４ｃは、コマ
ンド信号CMDにより読み出しコマンドを受ける。この
際、図２に示したように、出力回路３０には、内部デー
タマスク信号DQMIN1が供給されている。このため、デー
タ信号DQの出力は、低レベルのデータマスク信号DQM1が
供給されているSDRAM４ａのみから行われる。SDRAM４ａ
は、順次供給されるアドレスADDに対応するメモリセル
４４からデータを読み出していく（図４(d)）。そし
て、SDRAM４ａの１回目の動作試験が完了する。

【００４４】次に、データマスク信号DQM2は低レベルに
され、データマスク信号DQM1、DQM3は高レベルにされる
（図４(e)）。この結果、クロックイネーブル信号CKE1
と、データマスク信号DQM2とが供給されているSDRAM４
ｂからデータ信号DQが出力される（図４(f)）。同様
に、データマスク信号DQM3は低レベルにされ、SDRAM４
ｃからデータ信号DQが出力される（図４(g)）。

【００４５】この後、クロックイネーブル信号CKE2は高
レベルにされ、クロックイネーブル信号CKE1、CKE3は低
レベルにされる（図４(h)）。SDRAM４ｄ、４ｅ、４ｆ
は、クロック信号CLKを取り込み活性化状態になり、SDR
AM４ａ-４ｃ、４ｇ-４ｉは、クロック信号CLKの取り込
みが禁止され非活性化状態になる。また、データマスク
信号DQM1は低レベルにされ、データマスク信号DQM2、DQ
M3は高レベルにされる（図４(i)）。SDRAM４ｄは、デー
タマスク信号DQM1の低レベルを受け、書き込み動作が可
能な状態になる。データマスク信号DQM2、DQM3が供給さ
れ、かつクロックイネーブル信号CKE2が供給されている
DRAM４ｅ、４ｆは、書き込み動作が可能な状態になる。

【００４６】そして、上述と同様に、SDRAM４ｄ、４
ｅ、４ｆは、コマンド信号CMDにより書き込みコマンド
を受け、供給されるアドレスADDに対応するメモリセル
４４にデータを書き込んでいく（図４(j)）。この後、S
DRAM４ｄ、４ｅ、４ｆに書き込んだデータが順次読み出
される。同様にして、SDRAM４ａ-４ｉの書き込み動作、
読み出し動作が繰り返し行われる。

【００４７】以上のように構成された半導体記憶装置お
よび半導体記憶装置の試験方法では、SDRAM４は、マス
ク信号無効回路２４を備えた。このため、試験モード時
に、外部からのデータマスク信号DQMの信号レベルによ
らず、書き込みタイミングジェネレータ３２を動作させ
ることができる。したがって、バーンイン試験におい
て、バーンイン基板４６上に搭載された複数のSDRAM４
ａ-４ｉのメモリセル４４に同時にデータを書き込むこ
とができる。この結果、試験モード時の書き込み動作時
間を短縮することができる。

【００４８】マスク信号無効回路２４は、３つのゲート
回路で構成できるため、本発明の適用によりSDRAM４の
チップサイズが増大することはない。図５は、本発明の
半導体記憶装置の第２の実施形態および半導体記憶装置
の試験方法の第２の実施形態を示している。この実施形
態は、請求項２および請求項５に対応している。

【００４９】この実施形態のSDRAM６では、内部クロッ
クイネーブル信号CKEINは、取り込み信号無効回路４８
を介して、内部クロックイネーブル信号CKEIN2として入
力バッファ１０ｂに供給されている。内部コマンド信号
RCMDは、データ出力禁止回路５０を介して、内部コマン
ド信号RCMD2として読み出しタイミングジェネレータ２
８に供給されている。また、マスク信号無効回路２４は
なく、内部データマスク信号DQM1は、書き込みタイミン
グジェネレータ３２に直接供給されている。上記以外の
構成は、上述した第１の実施形態と同一である。

【００５０】取り込み信号無効回路４８は、２つのイン
バータと２入力のNANDゲートとからなるOR回路として構
成されている。取り込み信号無効回路４８の一方の入力
には、内部クロックイネーブル信号CKEINが供給されて
いる。取り込み信号無効回路４８の他方の入力には、試
験信号TESTが供給されている。取り込み信号無効回路４
８の出力からは内部クロックイネーブル信号CKEIN2が出
力されている。取り込み信号無効回路４８は、試験信号
TESTが低レベルのときに、内部クロックイネーブル信号
CKEINを内部クロックイネーブル信号CKEIN2として伝達
し、試験信号TESTが高レベルのときに、内部クロックイ
ネーブル信号CKEIN2を高レベルにする回路である。

【００５１】データ出力禁止回路５０は、２入力のNAND
ゲートとインバータとからなるAND回路として構成され
ている。データ出力禁止回路５０の一方の入力には、内
部クロックイネーブル信号CKEINが供給されている。デ
ータ出力禁止回路５０の他方の入力には、内部コマンド
信号RCMDが供給されている。データ出力禁止回路５０の
出力からは内部コマンド信号RCMD2が出力されている。
データ出力禁止回路５０は、内部クロックイネーブル信
号CKEINが低レベルのときに、内部コマンド信号RCMD2を
低レベルにし、内部クロックイネーブル信号CKEINが高
レベルのときに、内部コマンド信号RCMDを内部コマンド
信号RCMD2として伝達する回路である。

【００５２】この実施形態の半導体記憶装置において
も、図３に示したバーンイン基板４６を使用して、バー
ンイン試験が行われる。図６は、バーンイン試験時の各
信号のタイミングの一例を示している。まず、試験コマ
ンドが入力され、SDRAM６ａ-６ｉは、試験モードに移行
する。次に、クロックイネーブル信号CKE1は高レベルに
され、クロックイネーブル信号CKE2、CKE3は低レベルに
される（図６(a)）。この際、図５に示した取り込み信
号無効回路４８は、試験信号TESTの高レベルを受け、内
部クロックイネーブル信号CKEIN2を常に高レベルにす
る。すなわち、全てのSDRAM６ａ-６ｉは、クロック信号
CLKを取り込み可能になる。

【００５３】また、データマスク信号DQM1は低レベルに
され、データマスク信号DQM2、DQM3は高レベルにされる
（図６(b)）。したがって、データマスク信号DQM1が供
給されているSDRAM６ａ、６ｄ、６ｇは、書き込み動作
が可能な状態になる。この状態で、SDRAM６ａ、６ｄ、
６ｇは、書き込みコマンドを受け、供給されるアドレス
に対応するメモリセル４４にデータを書き込んでいく
（図６(c)）。次に、SDRAM６ａ、６ｄ、６ｇは、読み出
しコマンドを受け、内部コマンド信号RCMDを出力する。
SDRAM６ｄ、６ｇの出力禁止回路５０（図５）は、クロ
ックイネーブル信号CKE2、CKE3の低レベルを受け、非活
性化される。このため、SDRAM６ｄ、６ｇの読み出し動
作は行われない。データ信号DQの出力は、クロックイネ
ーブル信号CKE1が供給されているSDRAM６ａのみから行
われる。SDRAM６ａは、順次供給されるアドレスに対応
するメモリセル４４からデータを読み出していく（図６
(d)）。そして、SDRAM６ａの１回目の動作試験が完了す
る。

【００５４】次に、クロックイネーブル信号CKE2は高レ
ベルにされ、クロックイネーブル信号CKE1、CKE3は低レ
ベルにされる（図６(e)）。この結果、クロックイネー
ブル信号CKE2とデータマスク信号DQM1とが供給されてい
るSDRAM６ｄからデータ信号DQが出力される（図６
(f)）。同様に、クロックイネーブル信号CKE3は高レベ
ルにされ、SDRAM６ｇからデータ信号DQが出力される
（図６(g)）。

【００５５】この後、データマスク信号DQM2は低レベル
にされ、データマスク信号DQM1、DQM3は高レベルにされ
る（図６(h)）。SDRAM６ｂ、６ｅ、６ｈは、書き込み動
作が可能な状態になる。そして、上述と同様に、SDRAM
６ｂ、６ｅ、６ｈは、コマンド信号CMDにより書き込み
コマンドを受け、供給されるアドレスに対応するメモリ
セル４４にデータを書き込んでいく（図６(i)）。

【００５６】この後、SDRAM６ｂ、６ｅ、６ｈに書き込
んだデータが順次読み出される。同様にして、SDRAM６
ａ-６ｉの書き込み動作、読み出し動作が繰り返し行わ
れる。以上のように構成された半導体記憶装置および半
導体記憶装置の試験方法では、上述した第１の実施形態
と同様の効果を得ることができる。さらに、この実施形
態では、SDRAM４は、OR回路からなる取り込み信号無効
回路４８およびAND回路からなるデータ出力禁止回路５
０を備えた。このため、試験モード時に、クロックイネ
ーブル信号CKEのによらず、クロック信号CLKを受けてSD
RAM６を活性化することができる。クロックイネーブル
信号CKEに高レベルが供給されるSDRAM６のみデータの読
み出し動作を行うことができる。したがって、簡易な回
路を追加するだけで、試験モード時の読み出し動作にお
いて読み出しデータの衝突を防止することができる。本
発明の適用によりSDRAM６のチップサイズが増大するこ
とはない。

【００５７】図７は、本発明の半導体記憶装置の第３の
実施形態および半導体記憶装置の試験方法の第３の実施
形態を示している。この実施形態は、請求項２および請
求項５に対応している。この実施形態のSDRAM８は、第
２の実施形態のデータ出力禁止回路５０の代わりにデー
タ出力禁止回路５２を備えている。このため、内部コマ
ンド信号RCMDは、読み出しタイミングジェネレータ２８
に直接供給されている。

【００５８】データ出力禁止回路５２は、２つのインバ
ータと２入力のNANDゲートからなるOR回路５２ａと、イ
ンバータ５２ｂと、スイッチ回路５２ｃとで構成されて
いる。OR回路５２の一方の入力には、インバータ５２ｂ
を介して内部クロックイネーブル信号CKEINの反転信号
が供給されている。OR回路５２の他方の入力には、内部
データマスク信号DQM1が供給されている。OR回路５２の
出力からは、内部データマスク信号DQM3が出力されてい
る。スイッチ回路５２ｃは、試験信号TESTが高レベルの
ときに内部データマスク信号DQM3を内部データマスク信
号DQM2として出力し、試験信号TESTが低レベルのときに
内部データマスク信号DQM1を内部データマスク信号DQM2
として出力する回路である。

【００５９】したがって、通常動作モードのとき、およ
び試験モードでクロックイネーブル信号CKEINが高レベ
ルのときに、内部データマスク信号DQM1が内部データマ
スク信号DQM2になる。試験モードでクロックイネーブル
信号CKEINが低レベルのときには、内部データマスク信
号DQM2は常に高レベルになる。この実施形態の半導体記
憶装置においても、図６と同一のタイミングで、SDRAM
８のバーンイン試験が行われる。

【００６０】この実施形態の半導体記憶装置および半導
体記憶装置の試験方法においても、上述した第２の実施
形態と同様の効果を得ることができる。図８は、本発明
の半導体記憶装置の第４の実施形態を示している。この
実施形態は、請求項３に対応している。この実施形態の
SDRAM９は、上述したマスク信号無効回路２４と取り込
み信号無効回路４８とデータ出力禁止回路５０とを備え
て構成されている。

【００６１】すなわち、マスク信号無効回路２４は、試
験信号TESTおよび内部データマスク信号DQMIN1を受け、
内部データマスク信号DQMIN2を出力している。取り込み
信号無効回路４８は、試験信号TESTおよび内部クロック
イネーブル信号CKEINを受け、内部クロックイネーブル
信号CKEIN2を出力している。データ出力禁止回路５０
は、内部コマンド信号RCMDおよび内部クロックイネーブ
ル信号CKEINを受け、内部コマンド信号RCMD2を出力して
いる。これ以外の構成は、第１および第２の実施形態と
同一である。

【００６２】この実施形態の半導体記憶装置において
も、図３に示したバーンイン基板４６を使用して、バー
ンイン試験が行われる。図９は、バーンイン試験時の各
信号のタイミングの一例を示している。まず、試験コマ
ンドが入力され、SDRAM９ａ-９ｉは、試験モードに移行
する。試験信号TESTは、高レベルにされる。マスク信号
無効回路２４は、試験信号TESTの高レベルを受け、内部
データマスク信号DQMIN2を低レベルにする。取り込み信
号無効回路４８は、試験信号TESTの高レベルを受け、内
部クロックイネーブル信号CKEIN2を高レベルにする。

【００６３】次に、クロックイネーブル信号CKE1、CKE
2、CKE3は、高レベルまたは低レベルのいずれかにされ
る。（図９(a)）。SDRAM９ａ-９ｉは、クロックイネー
ブル信号CKE1、CKE2、CKE3の信号レベルによらず、クロ
ック信号CLKを取り込む。したがって、SDRAM９ａ-９ｉ
は活性化状態になる。また、データマスク信号DQM1、DQ
M2、DQM3は、高レベルまたは低レベルのいずれかにされ
る。（図９(b)）。この状態で、SDRAM９ａ-９ｉは、書
き込み動作が可能な状態になる。

【００６４】SDRAM９ａ-９ｉは、コマンド信号CMDによ
り書き込みコマンドを受け、供給されるアドレスADDに
対応するメモリセル４４にデータを書き込んでいく（図
９(c)）。すなわち、全てのSDRAM９ａ-９ｉにデータが
書き込まれる。次に、クロックイネーブル信号CKE1は高
レベルにされ、クロックイネーブル信号CKE2、CKE3は低
レベルにされる（図９(d)）。データマスク信号DQM1は
低レベルにされ、データマスク信号DQM2、DQM3は高レベ
ルにされる（図９(e)）。

【００６５】SDRAM９ａ-９ｉは、コマンド信号CMDによ
り読み出しコマンドを受ける。この際、図８に示したよ
うに、クロックイネーブル信号CKE1が供給されているSD
RAM９ａ-９ｃのデータ出力禁止回路５０は、内部コマン
ド信号RCMD1を内部コマンド信号RCMD2として伝達する。
他のSDRAM９ｄ-９ｉの内部コマンド信号RCMD2は、低レ
ベルにされている。このため、SDRAM９ａ-９ｃは、読み
出し動作可能な状態になる。また、データマスク信号DQ
M1が供給されているSDRAM９ａ、９ｄ、９ｇの出力回路
３０は、読み出しデータ信号DQOUTを出力可能な状態に
なる。この結果、データ信号DQの出力は、読み出し動作
可能で、かつ読み出しデータ信号DQOUTを出力可能なSDR
AM９ａのみから行われる。（図９(f)）。

【００６６】次に、データマスク信号DQM2は低レベルに
され、データマスク信号DQM1、DQM3は高レベルにされ、
SDRAM９ｂからデータ信号DQが出力される（図９(g)）。
同様にして、順次SDRAM９ｃ-９ｉの読み出し動作が行わ
れる。

【００６７】この実施形態の半導体記憶装置において
も、上述した半導体記憶装置の第１および第２の実施形
態と同様の効果を得ることができる。さらに、この実施
形態では、バーンイン基板４６上に搭載されたSDRAM９
ａ-９ｉに、同時にデータの書き込み動作を行うことが
できる。したがって、バーンイン試験時のデータの書き
込み時間を大幅に短縮することができる。

【００６８】なお、上述した実施形態では、本発明をSD
RAMに適用した例について述べた。本発明はかかる実施
形態に限定されるものではない。例えば、本発明をDDR-
SDRAM等の他のDRAMあるいはSRAMに適用しても良い。ま
た、本発明をEPROM等の半導体記憶装置に適用し、ROMデ
ータの書き込み試験に適用してもよい。以上の実施形態
において説明した発明を整理して以下の項を開示する。

【００６９】（１）請求項２記載の半導体記憶装置にお
いて、前記データ出力禁止回路５０は、メモリセル４４
の活性化を禁止することを特徴とする半導体記憶装置。
この半導体記憶装置では、データ出力禁止回路５０によ
り、メモリセル４４の活性化が禁止される。このため、
取り込み制御信号CKEによる入力信号の取り込み禁止時
に、データDQが出力されることが禁止される。

【００７０】（２）請求項２記載の半導体記憶装置にお
いて、前記データ出力禁止回路５２は、メモリセル４４
から読み出されたデータDQの外部への出力を禁止するこ
とを特徴とする半導体記憶装置。この半導体記憶装置で
は、取り込み制御信号CKEによる入力信号の取り込み禁
止時にも、メモリセル４４は読み出し動作を実行する。
しかし、メモリセル４４から読み出されたデータDQの外
部への出力は禁止される。

【００７１】（３）請求項４または請求項５記載の半導
体記憶装置の試験方法において、前記試験は、高温・高
電圧で前記半導体記憶装置を動作させるバーンイン試験
であることを特徴とする半導体記憶装置の試験方法。

【００７２】この半導体記憶装置の試験方法をバーンイ
ン試験に適用することで、バーンイン試験の試験時間が
短縮され、試験コストが低減される。

【００７３】

【発明の効果】請求項１の半導体記憶装置では、外部か
らのデータマスク信号の信号レベルによらず、複数の半
導体記憶装置のメモリセル４４に同時にデータを書き込
むことができる。したがって、試験モード時の書き込み
動作時間を短縮することができる。

【００７４】請求項２および請求項３の半導体記憶装置
では、外部からの取り込み制御信号の信号レベルによら
ず、複数の半導体記憶装置のメモリセル４４に同時にデ
ータを書き込むことができる。したがって、試験モード
時の書き込み動作時間を短縮することができる。試験モ
ード時の読み出し動作においては、読み出しデータの衝
突を防止することができる。

【００７５】請求項４の半導体記憶装置の試験方法で
は、外部からのデータマスク信号の信号レベルによら
ず、複数の半導体記憶装置のメモリセル４４に同時にデ
ータを書き込むことができる。したがって、書き込み動
作時間を短縮することができる。請求項５の半導体記憶
装置の試験方法では、外部からの取り込み制御信号の信
号レベルによらず、複数の半導体記憶装置のメモリセル
４４に同時にデータを書き込むことができる。したがっ
て、書き込み動作時間を短縮することができる。試験モ
ード時の読み出し動作においては、読み出しデータの衝
突を防止することができる。

【図面の簡単な説明】

【図１】請求項１ないし請求項３に記載の発明の基本原
理を示すブロック図である。

【図２】本発明の半導体記憶装置の第１の実施形態およ
び半導体記憶装置の試験方法の第１の実施形態を示す全
体構成図である。

【図３】図２のSDRAMのバーンイン試験を行うバーンイ
ン基板を示す概要図である。

【図４】図２の半導体記憶装置におけるバーンイン試験
時の各信号の状態を示すタイミング図である。

【図５】本発明の半導体記憶装置の第２の実施形態およ
び半導体記憶装置の試験方法の第２の実施形態を示す全
体構成図である。

【図６】図５の半導体記憶装置におけるバーンイン試験
時の各信号の状態を示すタイミング図である。

【図７】本発明の半導体記憶装置の第３の実施形態およ
び半導体記憶装置の試験方法の第３の実施形態を示す全
体構成図である。

【図８】本発明の半導体記憶装置の第４の実施形態を示
す全体構成図である。

【図９】図８の半導体記憶装置におけるバーンイン試験
時の各信号の状態を示すタイミング図である。

【図１０】従来のバーンイン基板を示す概要図である。

【図１１】バーンイン試験時の各信号の状態を示すタイ
ミング図である。

【符号の説明】

４、４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、４ｇ、４
ｈ、４ｉ SDRAM ６、６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６
ｈ、６ｉ SDRAM ８、９、９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ、９ｇ、
９ｈ、９ｉ SDRAM １０ａ、１０ｂ 入力バッファ １２ クロックイネーブルラッチ １４ コマンドラッチ部 １６ 列アドレスラッチ １８ データラッチ ２０ データマスクラッチ ２２ 試験回路 ２４ マスク信号無効回路 ２６ 出力タイミングジェネレータ ２８ 読み出しタイミングジェネレータ ３０ 出力回路 ３２ 書き込みタイミングジェネレータ ３４ メモリコア部 ３６ パッド ３８ 列デコーダ ４０ リードアンプ ４２ ライトアンプ ４４ メモリセル ４６ バーンイン基板 ４８ 取り込み信号無効回路 ５０ データ出力禁止回路 ５２ データ出力禁止回路 ADD アドレス信号 CKE、CKE、1CKE2、CKE3 クロックイネーブル信号 CLK クロック信号 CMD コマンド信号 DQ データ信号 DQIN 書き込みデータ信号 DQM、DQM1、DQM2、DQM3 データマスク信号 DQOUT 読み出しデータ信号 TEST 試験信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠▲崎▼ 直治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA15 BA21 BA25 CA07 EA01 5L106 AA01 DD06 DD11 DD35 DD36 GG07

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部からデータマスク信号を受け、メモ
   リセルへのデータの書き込みを禁止する書き込み制御回
   路を備えた半導体記憶装置において、 試験モード時に活性化され、前記データマスク信号を無
   効にして前記メモリセルへの前記データの書き込みを、
   該試験モード中に常に許可するマスク信号無効回路を備
   えたことを特徴とする半導体記憶装置。
2. 【請求項２】 外部から取り込み制御信号を受け、入力
   信号の取り込みを禁止する取り込み制御回路を備えた半
   導体記憶装置において、 試験モード時に活性化され、前記取り込み制御信号を無
   効にして前記入力信号の取り込みを、該試験モード中に
   常に許可する取り込み信号無効回路と、 前記取り込み制御信号による前記入力信号の取り込み禁
   止時に、メモリセルからのデータの読み出し動作を禁止
   するデータ出力禁止回路とを備えたことを特徴とする半
   導体記憶装置。
3. 【請求項３】 外部からデータマスク信号を受け、メモ
   リセルへのデータの書き込みを禁止する書き込み制御回
   路と、外部から取り込み制御信号を受け、入力信号の取
   り込みを禁止する取り込み制御回路とを備えた半導体記
   憶装置において、 試験モード時に活性化され、前記データマスク信号を無
   効にして前記メモリセルへの前記データの書き込みを、
   該試験モード中に常に許可するマスク信号無効回路と、 試験モード時に活性化され、前記取り込み制御信号を無
   効にして前記入力信号の取り込みを、該試験モード中に
   常に許可する取り込み信号無効回路と、 前記取り込み制御信号による前記入力信号の取り込み禁
   止時に、メモリセルからのデータの読み出し動作を禁止
   するデータ出力禁止回路とを備えたことを特徴とする半
   導体記憶装置。
4. 【請求項４】 請求項１記載の半導体記憶装置を試験基
   板上に複数搭載し、 前記各半導体記憶装置を試験モードにし、 前記各半導体記憶装置に所定の前記データマスク信号を
   与え、 前記データマスク信号により書き込みが禁止されている
   前記半導体記憶装置の前記メモリセルにもデータを書き
   込むことを特徴とする半導体記憶装置の試験方法。
5. 【請求項５】 請求項２記載の半導体記憶装置を試験基
   板上に複数搭載し、 前記各半導体記憶装置を試験モードにし、 前記各半導体記憶装置に所定の前記取り込み制御信号を
   与え、 前記取り込み制御信号により前記入力信号の取り込みが
   禁止されている前記半導体記憶装置の前記メモリセルに
   もデータを書き込み、 前記取り込み制御信号により前記入力信号の取り込みが
   許可されている前記半導体記憶装置の前記メモリセルか
   らのみデータの読み出し動作を行うことを特徴とする半
   導体記憶装置の試験方法。