JPS5897182A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5897182A JPS5897182A JP56194200A JP19420081A JPS5897182A JP S5897182 A JPS5897182 A JP S5897182A JP 56194200 A JP56194200 A JP 56194200A JP 19420081 A JP19420081 A JP 19420081A JP S5897182 A JPS5897182 A JP S5897182A
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- Japan
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- signal
- column
- control circuit
- address buffer
- column address
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、半導体記憶装置特に半導体メモリのコラム系
の制御装置に関する。
の制御装置に関する。
伐）技術の背景
半導体メモリは書込み又は読取りに際してローまたはワ
ード線を選択し、次いでコラムまたはビット線を選択し
、ζうしてこれらの交点にあるメモリセルを選択して該
セルに対し書込み又は読取りを行なう、第１図はか＼る
セル選択を行なうための回路の概要を示すもので、ＲＡ
Ｓはローアドレスストローブ、１０はＲＡＳ系の各種制
御例えばアドレス取込み、デコーダのチャージアップ、
ワード線選択などを行なうりμツクを発生するゼネレー
タ、１２はＲＡＳ系のアドレスバッファで、ローアドレ
スｈ〜＾を受けこれら及びその反転信号をｐ−デコーダ
ＲＤＥＣへ与える。ＣＡＢはコラムアドレスストローブ
であｆｉ、１４ｔｉｅＡＳ系のクロックゼネレータ、１
６ＦｉＣＡＳ系のアドレスバッファで、コラムアドレス
ム１〜Ａ、を受け、これをコラムデコーダＣＤＥＣへ与
える。第２図はアドレスバッファがＲＡＳ系、ＣＡｇ系
で共通な場合を示し、１８がその共通アドレスバッファ
である。
ード線を選択し、次いでコラムまたはビット線を選択し
、ζうしてこれらの交点にあるメモリセルを選択して該
セルに対し書込み又は読取りを行なう、第１図はか＼る
セル選択を行なうための回路の概要を示すもので、ＲＡ
Ｓはローアドレスストローブ、１０はＲＡＳ系の各種制
御例えばアドレス取込み、デコーダのチャージアップ、
ワード線選択などを行なうりμツクを発生するゼネレー
タ、１２はＲＡＳ系のアドレスバッファで、ローアドレ
スｈ〜＾を受けこれら及びその反転信号をｐ−デコーダ
ＲＤＥＣへ与える。ＣＡＢはコラムアドレスストローブ
であｆｉ、１４ｔｉｅＡＳ系のクロックゼネレータ、１
６ＦｉＣＡＳ系のアドレスバッファで、コラムアドレス
ム１〜Ａ、を受け、これをコラムデコーダＣＤＥＣへ与
える。第２図はアドレスバッファがＲＡＳ系、ＣＡｇ系
で共通な場合を示し、１８がその共通アドレスバッファ
である。
ＲＡＳ 、ＣＡＢの傍線は当該ＲＡＳ、ＣＡＢの反転を
示すが、これらは外部から入力される信号である。
示すが、これらは外部から入力される信号である。
第３図に示すように最初に入力するのはＲＡＳ信号であ
り、これがＬ（ロー）レベルになると一一アドレスの取
込みが可能となる４１ ｔ１ム璽は該アドレス取込み（
アドレスホールド）期間である。その後、即ち時間ｔＥ
Ｄ後ＫＣＡ８信号がＬＫな如コラムアドレスが取込み可
となる。ｔｃａｘは該アドレス取込み期間である。ＷＥ
はライトイネーブル（傍線の意味は前と同じ）で、この
信号のＬレベに即ち書込みサイク夏指定は１−アドレス
取込み終了後、ＣＡ８信号がＬレベルとなるとまもなく
始まり、ライトコマンドホールドと共に終るＣｔｘｇｎ
ａｅｌｍとｔＷａ［ｗｉｎの両者を満足した場合）ｅｔ
ｗｃｍｍｌ鳳はＲＡＳがＩ、になりてから書込みサイク
ルであることの指定の終了までの期間であり、ｔｗｅ１
１ｉｍｉｍｔｉｃＡ８がＬＫなってから書込みサイクル
であることの指定の終了までの期間である。ＤＩＮは書
込みデータで、ｔＤＩはＤＩＮの取抄込み期間である。
り、これがＬ（ロー）レベルになると一一アドレスの取
込みが可能となる４１ ｔ１ム璽は該アドレス取込み（
アドレスホールド）期間である。その後、即ち時間ｔＥ
Ｄ後ＫＣＡ８信号がＬＫな如コラムアドレスが取込み可
となる。ｔｃａｘは該アドレス取込み期間である。ＷＥ
はライトイネーブル（傍線の意味は前と同じ）で、この
信号のＬレベに即ち書込みサイク夏指定は１−アドレス
取込み終了後、ＣＡ８信号がＬレベルとなるとまもなく
始まり、ライトコマンドホールドと共に終るＣｔｘｇｎ
ａｅｌｍとｔＷａ［ｗｉｎの両者を満足した場合）ｅｔ
ｗｃｍｍｌ鳳はＲＡＳがＩ、になりてから書込みサイク
ルであることの指定の終了までの期間であり、ｔｗｅ１
１ｉｍｉｍｔｉｃＡ８がＬＫなってから書込みサイクル
であることの指定の終了までの期間である。ＤＩＮは書
込みデータで、ｔＤＩはＤＩＮの取抄込み期間である。
又ｔｒｍ Ｉｄ ｔｍａｉと１．冨の和であり、を鱈は
ｔ凰ＣＤとｔｃ絹の和である。
ｔ凰ＣＤとｔｃ絹の和である。
（５）従来技術と問題点
か＼るメモリアクセスにおいてＲＡＳ信号とＣム８信号
の立下りは、アドレスマルチプレクスを行なうＭＯＢメ
モリにおいてはロー、コラム各アドレスの取込みを確実
にするため時間的にずれている必要がある。即ちローア
ドレスの取込みＫｔ一時間を与え、ｔｌｌ後後アドレス
バスの信号をローアドレス信号からコラムアドレス信号
に変え、この切換えＩＩｃ要する時間をδとすればＣＡ
８信号はＲＡＳ信号よ’） ｔｍｃ＋ｓ ｍｌ！ｌ−ｔ
ａｘ＋δだけ遅らせる必要がある。ところが、従来装置
ではｔＡｌとｔｇｏ＆ｃは第４図の実線折線Ｃ□の如き
関係がある。尚、図中の値は一例である。即ちｔＡｌと
ｔｌｃＤはｔｍｃ＋ｏが大なる範囲でははｙ比例関係に
あるが、ｔｌＯＩが所定値ｔａｃＤｗａｘ （５０ｍ８
程度）以下になるとｔｌｍ ｕ ＃所定値のときの値（
７０ｍ８程度）で一定になってしまい、それ以下ｌ／ｃ
Ｆｉならない、これは第１図に示すよう［ＣＡｌ！系の
クロックゼネレータ１４はＲＡＳ系のクロックゼネレー
タ１０からの信号８１を受け、ＳｌとＣＡＢのアンドに
よシフ四ツクゼネレータを動作させるようＫしてお夛、
そして信号Ｓ、の発生はｔｌｅｌｌ鵬ｕ （ｔＡｌｍｉ
ｍｉを保持出来るＲＡ８からＣＡＳの遅れの最大値）−
５０ｍｇの付近で発生していることを意味している。つ
まシ、りｐツクゼネレータ１４へ信号８１がｔｌｃＢｍ
ｉｍよ）早く到来しておれば、クーツクゼネレータ１４
はＣＡＢの到来と同時に作動開始し、その出力りｐツク
を受けてコラムアドレスバッファ１６が動作して時間ｔ
ｃＡＩＩを速やかに開始させることができるが、信号Ｓ
Ｒの到来がｔ冨１ＢＩｍｉ墓よシ遅くなると戸田ツクゼ
ネレータ１４の動作開始は該信号８１の到来を待ちコラ
ムアドレスバッファ１６の作動はそれ以後ということに
＆ｂ％ ｔＢ ｍ１ｍはｔ茸［ｍｌ論とｔｃｍの和よシ
大となる。
の立下りは、アドレスマルチプレクスを行なうＭＯＢメ
モリにおいてはロー、コラム各アドレスの取込みを確実
にするため時間的にずれている必要がある。即ちローア
ドレスの取込みＫｔ一時間を与え、ｔｌｌ後後アドレス
バスの信号をローアドレス信号からコラムアドレス信号
に変え、この切換えＩＩｃ要する時間をδとすればＣＡ
８信号はＲＡＳ信号よ’） ｔｍｃ＋ｓ ｍｌ！ｌ−ｔ
ａｘ＋δだけ遅らせる必要がある。ところが、従来装置
ではｔＡｌとｔｇｏ＆ｃは第４図の実線折線Ｃ□の如き
関係がある。尚、図中の値は一例である。即ちｔＡｌと
ｔｌｃＤはｔｍｃ＋ｏが大なる範囲でははｙ比例関係に
あるが、ｔｌＯＩが所定値ｔａｃＤｗａｘ （５０ｍ８
程度）以下になるとｔｌｍ ｕ ＃所定値のときの値（
７０ｍ８程度）で一定になってしまい、それ以下ｌ／ｃ
Ｆｉならない、これは第１図に示すよう［ＣＡｌ！系の
クロックゼネレータ１４はＲＡＳ系のクロックゼネレー
タ１０からの信号８１を受け、ＳｌとＣＡＢのアンドに
よシフ四ツクゼネレータを動作させるようＫしてお夛、
そして信号Ｓ、の発生はｔｌｅｌｌ鵬ｕ （ｔＡｌｍｉ
ｍｉを保持出来るＲＡ８からＣＡＳの遅れの最大値）−
５０ｍｇの付近で発生していることを意味している。つ
まシ、りｐツクゼネレータ１４へ信号８１がｔｌｃＢｍ
ｉｍよ）早く到来しておれば、クーツクゼネレータ１４
はＣＡＢの到来と同時に作動開始し、その出力りｐツク
を受けてコラムアドレスバッファ１６が動作して時間ｔ
ｃＡＩＩを速やかに開始させることができるが、信号Ｓ
Ｒの到来がｔ冨１ＢＩｍｉ墓よシ遅くなると戸田ツクゼ
ネレータ１４の動作開始は該信号８１の到来を待ちコラ
ムアドレスバッファ１６の作動はそれ以後ということに
＆ｂ％ ｔＢ ｍ１ｍはｔ茸［ｍｌ論とｔｃｍの和よシ
大となる。
（４）発明の目的
本発明けか＼る点を改善し、一層高速なメモリアクセス
を可能にしようとするものである。
を可能にしようとするものである。
（５）発明の構成
木兄１ｊｌＪＦｉｏ−アドレスストローブ信号を受けて
ｐ−アドレスバッファなどの四−系の制御用クロックを
発生するクロックゼネレータおよび該ローアドレスバッ
ファに対する制御回路と、コラムアドレスストローブ信
号とロー系からのタイミング信号を受けてコラムアドレ
スバッファなどのコラム系の制御用りｐツクを発生する
りＯｙクゼネレータおよび該コラムアドレスバッファに
対する制御回路とを備える半導体記憶装置において、該
コラムアドレスバッファの制御回路に対する前記タイミ
ング信号を、ローストロープ信号に対するコラムアドレ
スストローブ信号の最小遅延時間よシ小さい遅れ時間で
褪生させるようにしてなることを特徴とする、ものであ
るが、次に実施例につきこれを説明する。
ｐ−アドレスバッファなどの四−系の制御用クロックを
発生するクロックゼネレータおよび該ローアドレスバッ
ファに対する制御回路と、コラムアドレスストローブ信
号とロー系からのタイミング信号を受けてコラムアドレ
スバッファなどのコラム系の制御用りｐツクを発生する
りＯｙクゼネレータおよび該コラムアドレスバッファに
対する制御回路とを備える半導体記憶装置において、該
コラムアドレスバッファの制御回路に対する前記タイミ
ング信号を、ローストロープ信号に対するコラムアドレ
スストローブ信号の最小遅延時間よシ小さい遅れ時間で
褪生させるようにしてなることを特徴とする、ものであ
るが、次に実施例につきこれを説明する。
（６）発明の実施例
第５図は本発明の実施例を示す働第１図等と同じ部分に
は同じ符号が付してあ夛、そして２２は１−アドレスバ
ッファ１２０制御回路、２６はコラムアドレスバッファ
１６０制御回路である。２４はＲＡ８信号を受けて制御
回路２６を制御する回路であり、該回路２６を付加して
ＲＡ８信号よりバッファ制御回路２６およびコラムアド
レスバッファ１６のイネーブル信号８１ｅＳｌを作りて
いる点が本発明の特徴である。表お第１図と比較するバ
ッファ制御回路２２．２６も付加されているが、これら
は従来回路にもあったものである。即ち第１図を詳しく
示せば第６図になる。
は同じ符号が付してあ夛、そして２２は１−アドレスバ
ッファ１２０制御回路、２６はコラムアドレスバッファ
１６０制御回路である。２４はＲＡ８信号を受けて制御
回路２６を制御する回路であり、該回路２６を付加して
ＲＡ８信号よりバッファ制御回路２６およびコラムアド
レスバッファ１６のイネーブル信号８１ｅＳｌを作りて
いる点が本発明の特徴である。表お第１図と比較するバ
ッファ制御回路２２．２６も付加されているが、これら
は従来回路にもあったものである。即ち第１図を詳しく
示せば第６図になる。
再び第５図のタイムチャートを参照しながら第５図の動
作を説明すると、ＲＡｇ系クロックゼネレータ１０から
のタイミング信号Ｓ１をＣｋＢ系クロックゼネレータ１
４に入力して、ＲＡｇ系作動後［ＣＡ８系が動作する様
にする点は第１図と同様であるが、Ｃム８系のアドレス
バッファ１６およびその制御回路２６へは信号８１より
早く発生する信号Ｓ！ｅ８１を与えて早目に動作可状態
としておく、このようＫすれば、Ｃム８がＬＫな如、所
定のホールド時間後、すみやかにコラムアドレス取込み
、ライトコマンド取込み、書込みデータ取込みなどを行
なうことができる。換言すわばＣＡｓ系動作を指示する
のは常にＣＡＳ信号となり、常ＫｔＡｘ ＝ ｔｌａｎ
＋ ｔｃＡＩが成立して第４図の実線Ｃ８は、ｔＥＤ
が０〜５０の範囲で水平になることなくその傾斜部をそ
のまま延長させた点線Ｃ２となる。
作を説明すると、ＲＡｇ系クロックゼネレータ１０から
のタイミング信号Ｓ１をＣｋＢ系クロックゼネレータ１
４に入力して、ＲＡｇ系作動後［ＣＡ８系が動作する様
にする点は第１図と同様であるが、Ｃム８系のアドレス
バッファ１６およびその制御回路２６へは信号８１より
早く発生する信号Ｓ！ｅ８１を与えて早目に動作可状態
としておく、このようＫすれば、Ｃム８がＬＫな如、所
定のホールド時間後、すみやかにコラムアドレス取込み
、ライトコマンド取込み、書込みデータ取込みなどを行
なうことができる。換言すわばＣＡｓ系動作を指示する
のは常にＣＡＳ信号となり、常ＫｔＡｘ ＝ ｔｌａｎ
＋ ｔｃＡＩが成立して第４図の実線Ｃ８は、ｔＥＤ
が０〜５０の範囲で水平になることなくその傾斜部をそ
のまま延長させた点線Ｃ２となる。
数値例で説明すると、ｔｌＡＩ ” １５ ｎ８％
δ＝１０ｍＢなら１ａｃｏ−２５ｎ３でよいが、これに
対して従来装置ではｔｌｃＤの最小値は５０ｍｇと規定
していた。これは第６図に示されるようにＲＡＳ系クロ
ックゼネレータ１０からのタイミング信号Ｓ１がバッフ
ァ制御回路２１６に入り、骸回路２６の出力信号でコラ
ムアドレスバッファが動作可となっているので、１１３
を太き目に設定する必要があった。これはｔＡｌを不必
要に大にする。本発明ではバッファ制御回路２６でＲＡ
Ｓ信号よりイネーブル信号Ｓ、を作る。
δ＝１０ｍＢなら１ａｃｏ−２５ｎ３でよいが、これに
対して従来装置ではｔｌｃＤの最小値は５０ｍｇと規定
していた。これは第６図に示されるようにＲＡＳ系クロ
ックゼネレータ１０からのタイミング信号Ｓ１がバッフ
ァ制御回路２１６に入り、骸回路２６の出力信号でコラ
ムアドレスバッファが動作可となっているので、１１３
を太き目に設定する必要があった。これはｔＡｌを不必
要に大にする。本発明ではバッファ制御回路２６でＲＡ
Ｓ信号よりイネーブル信号Ｓ、を作る。
これはＲＡＳ信号より遅れること５〜１０ｎ８としてお
Ｆ）、を凰ｍ期間中に既にバッファ制御回路２６および
コラムアドレスバッファ１６はイネーブルとなっている
。従りてＲＡＳ系バッファ制御回路２４からの信号Ｂ、
を受けて、バッファ制御回路２６から８．がアドレスバ
ッファ１４に入り次第、ｃＡｓ系は直ちに動作できｔＡ
ｌを短縮できる。ｔたＣＡＢ信号がＣＡｆ９系動作全動
作するから常ＫｔＡ１１Ｉ＝ｔ、■＋ ｔｃｄとなり、
ｔＡ真の最小値をカタログなどに明示しておく必要はな
くなる。
Ｆ）、を凰ｍ期間中に既にバッファ制御回路２６および
コラムアドレスバッファ１６はイネーブルとなっている
。従りてＲＡＳ系バッファ制御回路２４からの信号Ｂ、
を受けて、バッファ制御回路２６から８．がアドレスバ
ッファ１４に入り次第、ｃＡｓ系は直ちに動作できｔＡ
ｌを短縮できる。ｔたＣＡＢ信号がＣＡｆ９系動作全動
作するから常ＫｔＡ１１Ｉ＝ｔ、■＋ ｔｃｄとなり、
ｔＡ真の最小値をカタログなどに明示しておく必要はな
くなる。
信号８．はＣＡｌ１の立下夛よく早く発生すればよいが
、ＣＡ８立下りはｔｌｅＤの最小値と最大値の間で適宜
変更できるから、信号Ｂ、の発生タイミングは１、口の
最小値より早くする＊ ＬＢ（５の最小値の従来例は纂
４図から分るようにｔｃｍ＝２０ｍ＋９としてｔＡｌ−
ｔｃａｉｇ＝７０−２０−５０ ｍＢである。
、ＣＡ８立下りはｔｌｅＤの最小値と最大値の間で適宜
変更できるから、信号Ｂ、の発生タイミングは１、口の
最小値より早くする＊ ＬＢ（５の最小値の従来例は纂
４図から分るようにｔｃｍ＝２０ｍ＋９としてｔＡｌ−
ｔｃａｉｇ＝７０−２０−５０ ｍＢである。
（ハ発明の詳細
な説明したように本発明によればコラムアドレスバッフ
ァはＣＡｇ系クロックゼネレータよシ早く動作可状態和
され、アクセス所要時間を短縮してメモリのサイクルタ
イムを小にすることができる。また常ＫＣＡ８信号がＣ
Ａ１１ｌ系動作を規制するのでｔＡｌを考慮する必要が
ない利点がある。
ァはＣＡｇ系クロックゼネレータよシ早く動作可状態和
され、アクセス所要時間を短縮してメモリのサイクルタ
イムを小にすることができる。また常ＫＣＡ８信号がＣ
Ａ１１ｌ系動作を規制するのでｔＡｌを考慮する必要が
ない利点がある。
第１図、第２図、及び第６図は従来例を示すブロック図
、第３図は動作説明用タイムチャート、第４図は特性図
、第５図は本発明の実施例を示すブロック図である。 図面でＲＡＳはローアドレススト四−プ、１２はｐ−ア
ドレスバッファ、１０ ’／ｄ ＲＡＳ 系クロックゼ
ネレータ、２２はバラフッ制御回路、ｃＡｓはコラムス
トローブ信号、１６はコラムアドレスバッファ、１４は
ｃＡｓ系りｍｙクゼネレータ、８よはタイミング信号で
ある。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 第２図 馬３図 尾４図
、第３図は動作説明用タイムチャート、第４図は特性図
、第５図は本発明の実施例を示すブロック図である。 図面でＲＡＳはローアドレススト四−プ、１２はｐ−ア
ドレスバッファ、１０ ’／ｄ ＲＡＳ 系クロックゼ
ネレータ、２２はバラフッ制御回路、ｃＡｓはコラムス
トローブ信号、１６はコラムアドレスバッファ、１４は
ｃＡｓ系りｍｙクゼネレータ、８よはタイミング信号で
ある。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 第２図 馬３図 尾４図
Claims (1)
- ローアドレスストローブ信号を受けてローアドレスバッ
ファなどの四−系の制御用りｐツクを発生するりｐツク
ゼネレータおよび骸ｐ−アドレスバッファに対する制御
回路と、コラムアドレスストローブ信号とロー系からの
タイミング信号を受けてコラムアドレスバッファなどの
コラム系の制御用クロックを発生するりｐツクゼネレー
タおよび該コラムアドレスバッファに対する制御回路と
を備える半導体記憶装置において、該コラムアドレスバ
ッファの制御回路に対する前記タイミング信号を、ｐ−
ストローブ信号に対するコラムアドレスストローブ信号
の最小遅延時間よシ小さい遅れ時間で発生させるようＫ
してなることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194200A JPS6052513B2 (ja) | 1981-12-02 | 1981-12-02 | 半導体記憶装置 |
| US06/445,921 US4602356A (en) | 1981-12-02 | 1982-12-01 | Semiconductor memory device |
| DE8282306384T DE3267623D1 (en) | 1981-12-02 | 1982-12-01 | Semiconductor memory device |
| EP82306384A EP0080902B1 (en) | 1981-12-02 | 1982-12-01 | Semiconductor memory device |
| IE2856/82A IE54281B1 (en) | 1981-12-02 | 1982-12-01 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194200A JPS6052513B2 (ja) | 1981-12-02 | 1981-12-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897182A true JPS5897182A (ja) | 1983-06-09 |
| JPS6052513B2 JPS6052513B2 (ja) | 1985-11-19 |
Family
ID=16320613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194200A Expired JPS6052513B2 (ja) | 1981-12-02 | 1981-12-02 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4602356A (ja) |
| EP (1) | EP0080902B1 (ja) |
| JP (1) | JPS6052513B2 (ja) |
| DE (1) | DE3267623D1 (ja) |
| IE (1) | IE54281B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0426986A (ja) * | 1990-05-21 | 1992-01-30 | Toshiba Corp | 疑似スタティックｒａｍの制御回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4596004A (en) * | 1983-09-14 | 1986-06-17 | International Business Machines Corporation | High speed memory with a multiplexed address bus |
| IT1181168B (it) * | 1984-03-02 | 1987-09-23 | Zanussi Zeltron Inst | Procedimento di gestione componenti di memoria e piastra di memoria utilizzante tale procedimento |
| EP0262413B1 (en) * | 1986-09-04 | 1992-07-22 | Fujitsu Limited | Memory device employing address multiplexing |
| JPS63225836A (ja) * | 1987-03-13 | 1988-09-20 | Brother Ind Ltd | 記憶装置 |
| US5031150A (en) * | 1988-08-26 | 1991-07-09 | Kabushiki Kaisha Toshiba | Control circuit for a semiconductor memory device and semiconductor memory system |
| JP2646032B2 (ja) * | 1989-10-14 | 1997-08-25 | 三菱電機株式会社 | Ｌｉｆｏ方式の半導体記憶装置およびその制御方法 |
| EP0468135B1 (en) * | 1990-06-29 | 1997-05-28 | International Business Machines Corporation | A high speed dynamic, random access memory with extended reset/precharge time |
| US5270970A (en) * | 1991-03-15 | 1993-12-14 | Motorola, Inc. | Memory device having a buffer for gating data transmissions |
| JP2871967B2 (ja) * | 1991-08-20 | 1999-03-17 | 日本電気アイシーマイコンシステム株式会社 | デュアルポート半導体記憶装置 |
| US6072746A (en) * | 1998-08-14 | 2000-06-06 | International Business Machines Corporation | Self-timed address decoder for register file and compare circuit of a multi-port CAM |
| US6477630B2 (en) | 1999-02-24 | 2002-11-05 | International Business Machines Corporation | Hierarchical row activation method for banking control in multi-bank DRAM |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS546429A (en) * | 1977-06-16 | 1979-01-18 | Toshiba Corp | Semiconductor memory device |
| JPS586231B2 (ja) * | 1977-07-04 | 1983-02-03 | 富士通株式会社 | 半導体記憶装置の駆動方法 |
| JPS5951073B2 (ja) * | 1980-03-27 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
| JPS6012718B2 (ja) * | 1980-03-28 | 1985-04-03 | 富士通株式会社 | 半導体ダイナミックメモリ |
-
1981
- 1981-12-02 JP JP56194200A patent/JPS6052513B2/ja not_active Expired
-
1982
- 1982-12-01 DE DE8282306384T patent/DE3267623D1/de not_active Expired
- 1982-12-01 US US06/445,921 patent/US4602356A/en not_active Expired - Lifetime
- 1982-12-01 IE IE2856/82A patent/IE54281B1/en not_active IP Right Cessation
- 1982-12-01 EP EP82306384A patent/EP0080902B1/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0426986A (ja) * | 1990-05-21 | 1992-01-30 | Toshiba Corp | 疑似スタティックｒａｍの制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4602356A (en) | 1986-07-22 |
| IE822856L (en) | 1983-06-02 |
| DE3267623D1 (en) | 1986-01-02 |
| EP0080902A2 (en) | 1983-06-08 |
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| JPS6052513B2 (ja) | 1985-11-19 |
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| EP0080902B1 (en) | 1985-11-21 |
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