JP2534278B2 - メモリ制御回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はDRAM等のアドレス信号の他にロウアドレスス
トローブ信号とカラムアドレスストローブ信号を必要と
するメモリを制御するメモリ制御回路に関し、特にカラ
ムアドレスストローブ信号の出力時間を減少させるよう
に構成したメモリ制御回路に関する。

〔従来の技術〕 一般に使用されているDRAM（ダイナミックRAM）では
アドレス入力信号と他にロウアドレスストローブ信号
（RAS信号）とカラムアドレスストローブ信号（CAS信
号）がある。このDRAMの概略の構成を第３図に示す。図
において、10はDRAMであり、11はメモリ部であり、12は
データバス、13は内部のロウアドレス信号、14は内部の
カラムアドレス信号であり、15はアドレスバッファであ
り、16はアドレスバスである。

第４図にDRAMのアドレス制御信号のタイムチャート図
を示す。図に示すように、アドレスバス16にロウアドレ
ス信号が出力され、RAS信号が『０』になり、アドレス
切替信号が『０』に変化して、アドレスがロウアドレス
からカラムアドレスに切替わる。アドレスが切替わって
からCAS信号が『０』になる。ここで、アドレスが切替
わってからCAS信号が切替わるまでの時間Tcは論理的に
は零でよい。

実際には直接CAS信号をアドレスの変化から検出する
ことはできないので、アドレス切替信号から一定時間Td
で、CAS信号を切替えていた。時間Tdを生成するため
に、遅延素子を使用したり、クロックのタイミングを使
用している。

〔発明が解決しようとする問題点〕

しかし、遅延素子は一般的に精度が低く、安全のため
にマージンをとる必要があり、その分時間Tdが大きくな
り、メモリのアクセス時間が増大する。また、クロック
のタイミングを使用する場合はクロックの時間によって
制約されるので、最適の時間を採用することができず、
時間的な無駄が生じる。

本発明の目的は上記問題点を解決し、カラムアドレス
ストローブ信号の出力時間を減少させるように構成した
メモリ制御回路を提供することにある。

〔問題点を解決するための手段〕

本発明では上記の問題点を解決するために、ロウアド
レス信号とカラムアドレス信号とからなるアドレス信号
の他にロウアドレスストローブ信号とカラムアドレスス
トローブ信号を必要とするメモリを制御するメモリ制御
回路において、前記メモリへの書込み及び読出しのアド
レス切替信号とロウアドレスストローブ信号等を生成す
るタイミング・コントロール回路と、前記タイミング・
コントロール回路からのアドレス切替信号によって、プ
ロセッサからのアドレス信号をロウアドレス信号からカ
ラムアドレス信号へ切替えて前記メモリへ出力するアド
レスセレクタと、前記プロセッサからのカラムアドレス
信号と、前記アドレスセレクタからのカラムアドレス信
号を比較し、一致したときに一致信号を出力する比較回
路と、前記比較回路の一致信号と、前記タイミング・コ
ントロール回路からの前記アドレス切替信号との論理積
をとり、前記論理積信号をカラムアドレスストローブ信
号として出力する論理積回路と、を有することを特徴と
するメモリ制御回路が、提供される。

〔作用〕

比較回路はプロセッサからのカラムアドレス信号とア
ドレスセレクタからのカラムアドレス信号を比較して、
アドレスセレクタの出力がカラムアドレス信号に切替わ
ったことを確認し、一致信号を出力する。

次に、タイミング・コントロール回路のアドレス切替
信号と比較回路の一致信号との論理積をとり、これをカ
ラムアドレスストローブ信号（CAS信号）として出力す
る。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第１図に本発明の一実施例のメモリ制御回路のブロッ
ク図を示す。図において、１はプロセッサであり、２は
メモリへの書込み、読出し等のタイミング・コントロー
ル信号を生成するタイミング・コントロール回路であ
る。ここではタイミング・コントロール回路２はアドレ
ス切替信号（ACS信号）とロウアドレスストローブ信号
（RAS信号）を出力する。３はアドレスセレクタであ
り、タイミング・コントロール回路２からのアドレス切
替信号によって、プロセッサ１からのアドレス信号をロ
ウアドレス信号からカラムアドレス信号へ切替える。４
は比較回路であり、プロセッサ１からのカラムアドレス
信号とアドレスセレクタ３からのカラムアドレス信号を
比較して、両者が一致したことを確認し、一致信号を出
力する。一致信号があれば、アドレス信号が完全にカラ
ムアドレス信号に切替わったことを意味する。

５は論理積回路であり、タイミング・コントロール回
路２からのアドレス切替信号と、比較回路４の一致信号
との論理積をとる。アドレス切替信号はロウアドレスか
らカラムアドレスに切替わるときに、『１』から『０』
になるので、論理積回路５の入力に反転を示す小丸が付
してある。また、論理積回路５の出力はカラムアドレス
ストローブ信号（CAS信号）として出力されるが、CAS信
号面もアドレスがロウアドレスからカラムアドレスに切
替わるときは『１』から『０』になるので、出力に信号
の反転を示す小丸を付してある。６はDRAM（ダイナミッ
クRAM）である。

次に本実施例のメモリ制御回路の動作について述べ
る。第２図に本実施例のメモリ制御回路の動作のタイム
チャート図を示す。プロセッサ１からアドレス信号が出
力され、アドレスセレクタ３を経由して、DRAM6に入力
される。RAS信号が『１』から『０』に変化して、ロウ
アドレスがDRAM6内で記憶される。次にアドレス切替信
号（ACS信号）がタイミング・コントロール回路２から
アドレスセレクタ３に出力され、アドレスセレクタ３は
出力をロウアドレスからカラムアドレスに切替える。

比較回路４はプロセッサ１のカラムアドレス信号とア
ドレスセレクタ３の出力のカラムアドレス信号を比較し
て、DRAM6へのアドレス信号がカラムアドレス信号に切
替わったことを確認して、一致信号を出力する。論理積
回路５はアドレス切替信号と一致信号の論理積をとり、
これをCAS信号として出力する。従って、CAS信号はアド
レスが切替わってから論理積回路５の遅れ時間Ta後に出
力され、従来のメモリ制御回路に比べ時間は相当短縮さ
れる。概略従来の遅延素子を使用したメモリ制御回路で
は40ns程度あったが、本実施例では10ns程度にすること
ができた。

〔発明の効果〕

以上説明したように本発明では、アドレス信号がロウ
アドレスからカラムアドレスに切替わったことを直接検
出して、カラムアドレスストローブ信号を出力するよう
にしたので、カラムアドレスストローブ信号が出力され
るまでの時間が短縮され、DRAM等のメモリへのアクセス
時間が短縮される。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリ制御回路のブロック
図、 第２図は本実施例のメモリ制御回路の動作のタイムチャ
ート図、 第３図はDRAMの概略の構成図、 第４図はDRAMのアドレス制御信号のタイムチャート図で
ある。 １……プロセッサ ２……タイミング・コントロール回路 ３……アドレスセレクタ ４……比較回路 ５……論理積回路 ６……DRAM CAS……カラムアドレスストローブ信号 RAS……ロウアドレスストローブ信号 ACS……アドレス切替信号

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ロウアドレス信号とカラムアドレス信号と
   からなるアドレス信号の他にロウアドレスストローブ信
   号とカラムアドレスストローブ信号を必要とするメモリ
   を制御するメモリ制御回路において、 前記メモリへの書込み及び読出しのアドレス切替信号と
   ロウアドレスストローブ信号等を生成するタイミング・
   コントロール回路と、 前記タイミング・コントロール回路からのアドレス切替
   信号によって、プロセッサからのアドレス信号をロウア
   ドレス信号からカラムアドレス信号へ切替えて前記メモ
   リへ出力するアドレスセレクタと、 前記プロセッサからのカラムアドレス信号と、前記アド
   レスセレクタからのカラムアドレス信号を比較し、一致
   したときに一致信号を出力する比較回路と、 前記比較回路の一致信号と、前記タイミング・コントロ
   ール回路からの前記アドレス切替信号との論理積をと
   り、前記論理積信号をカラムアドレスストローブ信号と
   して出力する論理積回路と、 を有することを特徴とするメモリ制御回路。
2. 【請求項２】前記メモリはDRAMであることを特徴とする
   特許請求の範囲第１項記載のメモリ制御回路。