KR890702135A - 컴퓨터 시스템 - Google Patents

컴퓨터 시스템

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Publication number
KR890702135A
KR890702135A KR1019890700520A KR890700520A KR890702135A KR 890702135 A KR890702135 A KR 890702135A KR 1019890700520 A KR1019890700520 A KR 1019890700520A KR 890700520 A KR890700520 A KR 890700520A KR 890702135 A KR890702135 A KR 890702135A
Authority
KR
South Korea
Prior art keywords
computer system
memory array
processing means
cycle
addressed
Prior art date
Application number
KR1019890700520A
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English (en)
Inventor
카알 스마이리 알랜
Original Assignee
원본미기재
엔시이알 코오포레이션
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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    • G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
    • G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Dram (AREA)

Abstract

내용 없음

Description

컴퓨터 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 "대기"상태 탐지/발생 회로가 있는 메모리 어레이의 개략적인 선도; 제2a 및 2b도는 "대기" 상태 신호와 관련 마이크로프로세서 타이밍 및 제어신호를 발생시키기 위해 사용되는 본 발명의 바람직한 실시예를 개략적으로 도시한 블록선도; 제3도는 신호전압 대 시간 도표를 사용하여 제2a 및 2b도의 본 발명에 대한 대표적인 타이밍 파형들을 개략적으로 도시한 도면.

Claims (8)

  1. 처리수단, 메모리 어레이(5) 및 상기 메모리 어레이(5)를 번지지정 하기에 적합한 번지지정수단(4, 43, 44)을 포함하는 컴퓨터 시스템에 있어서; 상기 메모리 어레이(5)는 개별적으로 번지지정가능한 m개 세그멘트들 (29-38)과 n비트 출력 버스 수단(32)을 포함하며, 규정된 엑세스 반복속도로 작동하고; 상기 번지지정수단(4, 43, 44)은 p출력워드를 q비트 길이로 상기 n(2q보다 크거나 같다) 비트 출력 버스 수단(32)상에 선택적으로 제공하기 위해 상기 세그멘트들(29-38)을 선택적으로 번지지정하도록 되어 있고; 제1프로세서 메모리 사이클동안 선택적으로 번지지정된 세그멘트와 뒤 이은 제2프로세서 메모리 번지 사이클동안 선택적으로 번지지정될 세그먼트 사이를 비교하고 상기 선택적으로 번지지정된 세그먼트들의 일치를 탐지하여 상기 프로세싱 수단용 대기신호(READY)를 발생시켜, 상기 제2프로세서 메모리 어드레스 사이클에서 상기 메모리 어레이(5)의 엑세싱이 지연되도록 하는 대기 상태 발생 및 타이밍 논리수단(26,48)을 특징으로 하는 상기 컴퓨터 시스템.
  2. 제1항에 있어서, 상기 n비트 출력 버스수단(32)은 n비트 워드를 사용하는 제1모드와 q비트 워드를 사용하는 제2모드에서 상기 처리수단에 의해 선택적으로 작동가능한 것을 특징으로 하는 컴퓨터 시스템.
  3. 제1 또는 2항에 있어서, 상기 처리 수단은 클럭 사이클들에 따라 작동하고, 상기 규정된 액세스 반복속도는 상기 클럭 사이클들에 따라 이루어지고, 상기 대기 신호는 적어도 1사이클만큼 상기 메모리 어레이(5)의 액세싱을 지연하는 것을 특징으로 하는 컴퓨터 시스템.
  4. 전항들 중 어느 한 항에 있어서, n이 p와 q의 곱과 동일한 것을 특징으로 하는 컴퓨터 시스템.
  5. 전항들 중 어느 한 항에 있어서, 상기 비교는 상기 제1프로세서 메모리 번지 사이클의 최종 간격동안 행해지며, 이 동안에 상기 제2 프로세서 메모리 번지 사이클용 번지 신호들이 이용가능한 것을 특징으로 하는 컴퓨터 시스템.
  6. 제5항에 있어서, 상기 메모리 어레이(5)의 선택적 번지지정이 번지 스트로브 신호들의 발생이나 억제를 통해 제어되는 것을 특징으로 하는 컴퓨터 시스템.
  7. 전항들 중 어느 한 항에 있어서, 상기 메모리 어레이가 상기 n비트 출력 버스 수단(32)에 접속되는 동안 개별적으로 번지지정되는 다수의 뱅그들로 분할되는 것을 특징으로 하는 컴퓨터 시스템.
  8. 전항들 중 어느 한 항에 있어서, 상기 처리 수단은 마이크로프로세서를 포함하고, 상기 메모리 어레이(5)는 DRAM(dynamic random access memory) 어레이인것을 특징으로 하는 컴퓨터 시스템
    ※참고사항: 최초출원 내용에 의하여 공개하는 것임.
KR1019890700520A 1987-07-23 1988-07-20 컴퓨터 시스템 KR890702135A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US7664687A 1987-07-23 1987-07-23
US07/076646 1987-07-23
PCT/US1988/002453 WO1989001204A1 (en) 1987-07-23 1988-07-20 Memory access for a computer system

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KR890702135A true KR890702135A (ko) 1989-12-22

Family

ID=22133341

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KR1019890700520A KR890702135A (ko) 1987-07-23 1988-07-20 컴퓨터 시스템

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EP (1) EP0324016A1 (ko)
JP (1) JPH02500143A (ko)
KR (1) KR890702135A (ko)
WO (1) WO1989001204A1 (ko)

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* Cited by examiner, † Cited by third party
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Family Cites Families (2)

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FR121860A (ko) * 1973-07-19
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JPH02500143A (ja) 1990-01-18
WO1989001204A1 (en) 1989-02-09
EP0324016A1 (en) 1989-07-19

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