JPH02500143A - コンピユータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は処理手段とメモリー・アレイと前記メモリー・アレイをアドレスする アドレス手段とを含むコンビーータ・システムに関する。

背景技術 ノ母−ンナル・コンビュ〒り技術の発展に伴い、組合わされたときにそのように 進歩したノ母−ソナル・コンビーータ・システムの能力からその成果を減するよ うな多数の前例のない関係が発生した。その問題の１つは新たなマイクロプロセ ッサの高速化によるものである。以前のマイクロプロセッサは通常４〜７ＭＨｚ の速度で動作し、たまには１０　ＭＨｚ以上になるものもあったが、新しく開発 された装置は２０　ＭＨｚ以上の高速で動作しうるようになってきた。従って、 そのような高級マイクロプロセッサはその中で行われる動作が比較的少いクロッ ク・サイクルを含む場合にはクロック速度に近い周波数で他の装置又はメモリー と通信することができる。読出又は書込サイクルの実行の際のメモリーのアドレ シング／アクセスは相当少い（典型的には２サイクル）クロ、り・サイクルで完 了する動作の例であシ、従ってクロック速度の約Ａで動作することができる。

基本的には集積回路である最新のマイクロプロセッサによってアドレスされるメ モリー・プレイは、データ記憶密度のみでなく、動作速度においても相当大きな 変化を受けた。メモリー技術に固有の面ではメモリー・コストの減少があシ、現 在一般に予想される数メガバイトの大きさになったときにノクーンナル・コンピ ュータ・メモリー制御システムを構成する要素の大きなコスト競争が行われるで あろう。

８ピ、トから１６ビツトへ、更に３２ビツト長のアドレス及びデータ・ワードへ の移行はパーソナル・コンピュータ・メモリーを作るに使用しなければならない 集積回路の数を減少する要素である。故に、例外的に高速なメモリー装置は使用 可能であるが、ノヤーソナル・コンビーータ・メモリー・アレイのだめのワード 長及びワード数の同時増加は例外的な速度のメモリー装置のためにコストが高く なシ、マイクロプロセッサよシ多少速度が遅いメモリー装置の使用を頻繁に行う 結果となっている。

この発明を支持する技術改革の他の面はマイクロプロセッサによって処理される ワードのビット長の指数関数的増加である０例えば、早期のマイクロプロセッサ ・アドレス、インストラクション及びデータ・ワードは４ビツト長でｈりたが、 その後すぐに８ピ、ト長及び１６ビ、ト・ワードに進化し、最近は３２ビツト長 ワードがほとんどとなってきた。ハードウェアとソフトウェアとの結合の必要性 の認識から、最近の１６及び３２ビツト・ワード・マイクロプロセッサは８ビツ ト・ワードを使用するソフトウェアを使用可能にする能力を有し、８ビツト・ワ ード・ソフトウェアが一般に延長使用されてきた。故に、１６ビツト又は３２ビ ツト・ワードを処理することができるマイクロプロセッサ、メモリー・アレイ、 及びデータ及びアドレス・バスを含む１６ビツト及び３２ビツト・ワード・ノ母 −ソナル・コンピュータ・システムは屡々８ビ、ト長ワード・セグメントのメモ リー・プレイ装置を使用しそれをアドレスするソフトウェアで動作している。

従来、メモリー・アレイをアクセスするとき、そのアクセスが８ビツト又は３２ ビツト長データ・ワードをアドレスする場合でも、メモリー・アレイ・ワードの 全３２ビツト・セグメントがプリチャージ・サイクルを要求するものと思われる 。従って、高速マイクロプロセ、すが完全プリチャージを行わないメモリー・ア レイのセグメントをアクセスしないようにするため、メモリー・アクセス制御シ ステムが構成され、タイミング・シーケンスに”待１サイクルを導入して、メモ リー・アレイがそのプリチャージ・サイクルを行っている間、マイクロプロセッ サをアイドルにするようにした。明らかにそのようなマイクロプロセッサのアイ ドル期間はパーソナル・コンピュータ・システムの有効なデータ処理速度を減少 させることになる。

データ処理速度のそのような１待”サイクルの影響を緩和するため、メモリー・ アレイをバンクごとに配置して、ジャンプやインストラクション呼出などでない 普通のオイレーションではソフトウェア・アドレスはバンクからバンクにシーケ ンスに変化するような方法でメモリーにデータをロードするようにしたのが一般 となってきた。この方法によると、１つのバンクは、他方が次のメモリー・アク セス・サイクルのための準備のために自由にプリチャージしている間にアドレス される。故に、マイクロプロセッサのプログラム動作中に導入される多数の１待 ”サイクルは相当減少する。

しかし、前述したように、プログラムがジャンプやシークンス呼出のときにはな お相当数の６待″サイクルが発生する。すなわち、直接呼出において屡々同一バ ンクがアドレスされて、その各連続オベレ〒ジョン・シーケンスにおいて“待” サイクルが要求される場合がある。例えば、３２ビツト・パーンナル・コンピー −タ・システムに８ビツト長コードのような古いソフトウェアを使用したような 場合、上記と同じ状況が発生する。８ビツト長フードがメモリー全体に広がって いるため、１つの８ビツト・ワードのアドレシングが８ビ、ト・ワードがあるメ モリーの全バンクに作用し、要求された８ビ、ト長ワードが同一の３２ビ、ト長 バンクに存在することになる。更に悪くは、３２ビツト・ワードを有するバンク の４つの連続セグメントに８ビツト・ワードが順次ロードされた場合、ソフトウ ェア・プログラムが８ビツト・ワードを通して進行したときに“待″サイクルが 導入されることである。

発明の開示 従って、この発明の目的は動作速度を落とすことなく、コンピータのハードウェ アを不当に複雑にすることなく、異なるワード長のソフトウェアをオペレータが 使用できるようにしたコンピュータ・システムを提供することである。

従って、この発明によると、メモリー・アレイ及びアドレス手段を含み、前記メ モリー・アレイはｍ個の個々のアドレシング・セグメントとｎビット出力バス手 段とを含み、規定のアクセス反覆速度で動作し、前記アドレス手段は前記セグメ ントを選択的にアドレスして前記ｎビット出力バス手段に対してｑビット長のｐ 出力ワードを選択的に供給しくｎ≧２ｑ）、更に第１のプロセッサ・メモリー・ アドレス・サイクル中に選択的にアドレスされたセグメントと連続する第２のプ ロセッサ・メモリー・アドレス・サイクル中に選択的にアドレスされるべきセグ メントとを比較して選択的にアドレスされたセグメントの対応を検出し、前記プ ロセッサ手段のための待信号を発生して前記第２のプロセッサ・メモリー・アド レス・サイクルのメモリー・プレイのアクセスを遅延するようにした待状態発生 及びタイミング・ロジック手段を含むコンピュータ・システムを提供する。

この発明のコンピュータ・システムの他の利点は、メモリー・プレイがマイクロ プロセッサよシ相当遅い場合、そのようなコンピュータ・アーキテクチャでは１ 待１遅延が特に重大であるからそのようなコンピュータ・システムに特に有効で ある。

図面の簡単な説明 次に、下記の添付図面を参照してその例によシこの発明の一実施例を説明する。

第１図は、“待”状態検知／発生回路を有するメモリテ・アレイの回路図である 。

第２Ａ図及び第２Ｂ図は、′待１状態及び関係マイクロプロセッサ・タイミング 及び制御信号の発生に使用されるこの発明の実施例のブロック図である。

第３図は、信号電圧対時間プロットを使用した第２人図、第２Ｂ図の実施例を動 作したときのタイミング波形を表わす図である。

第４図は、メモリー・アレイ・バンク選択回路の配線図である。

第５図及び第６図は、バンク、前のバイト、次に続くバイト信号をラッチし比較 して“待“状態要求信号を発生するロジックの配線図である。

第７図は、”待″状態要求信号とクロック信号とを組合わせ、メモリー・アレイ の行及び列ストローブ信号を規定するロジックを表わす配線図である。

第８図及び第９図は、メモリー・プレイ・バンク選択信号及びセグメント選択信 号とストローブ信号とを組合わせて、４バイト・サイズ・データ・ワード・メモ リー・アレイの個々のバイト・サイズ・データ・ワード・セグメントをアドレス するロジ、りを表わす回路図である。

発明を実施するだめの最良の形態 第１図はこの発明のユニークな独特な特徴を理解するためにそれと比較する先行 技術である。マイクロプロセッサ（図に示していない）及び他の従来のパーソナ ル・コンピュータの要素から発生する信号は（同一信号は全図を通して同一符号 を付しである）メモリー・アクセス・ロジックを同期するに適当なり口、り信号 １クロツク”、希望するメモリー・アレイのセグメントがアクセス・サイクルの ために使用可能であることをマイクロプロセッサに通知するＲＥＡＤＹ信号、メ モリー・アレイに対してアクセスを要求するマイクロプロセ、すからのＭＥＭＳ 信号、パンク選択信号５ＥＬＡ　。

５ＥＬＢ　、　１群のメモリー・アレイ・アドレス信号ＡＯ〜Ａ２７及び共通３ ２ビツト・データ・バスのデータ・ラインＤｏ−Ｄ３１の１群の３２ビツト幅メ モリー・アレイ入力信号などである。

第１図のメモリー・アレイ１はバンクＡ（２）とバンクＢ（３）の２つの異なる バンクから成シ、各バンクに３２ビツト長のデータ・ワードを使用する０個々の バンクはパス４のアドレス・ワードＡ３〜Ａ２０とバンクＡストローブ・ライン ６．７のようなラインとの夫々の行及び列ストロープ信号との一致によってアク セスされる。メモリー・アレイ出力ワードはビットＤＯ〜Ｄ３１で識別され、コ ンピュータ出力共通バス８に現われる。

システム・アーキテクチャに従い、メモリー・アレイ１の各連続アクセス・サイ クルはマイクロプロセッサ・メモリー・アクセス要求信号ＭＥＭＳによって始ま る。　ＭＥＭＳ信号は”待”状態検知ロジ、り・ブロック９内で比較を行わせ、 前にアドレスされたバンクと今度アドレスされるバンクとが認識され比較される 。連続するバンク・アドレスの一致が検出されると、′待”サイクルの必要性が タイミング発生ブロック１１に送信される。次に、タイミング発生プロ、り１１ は、普通、ライン１２．１３に発生する行及び列ストローブ信号をディセーブル し、メモリー・アレイ１は希望するアクセス・サイクルで使用できないという表 示としてマイクロプロセッサに信号ＲＥＡＤＹの補数を送信する。

マイクロプロセッサのクロック周波数に比べて遅いメモリー・プレイ装置（普通 ダイナミック・ランダム・アクセス・メモリー、　ＤＲＡＭである）の影響はソ フトウェア・データ・アドレスを選択的に使用するよう例示しである多重パンク （第１図のバンクＡ及びバンクＢ）の使用によシ幾分緩和され、通常のプログラ ムの実行がバンクからバンクへの連続的に変更するアドレス・アクセスとなる。

この方法によシ、１つのバンクがアドレスされている間、他のバンクはそのプリ チャージを行う機会が与えられることになる。ジャンプ。

コール及び他のブランチ動作は屡々前述の通常から離れるアドレス・シーケンス を発生して“待１サイクルの挿入を要求することになる。明らかに、ＤＲＡＭの 方がマイクロプロセッサよシ速い場合には、′待′サイクルを始動する多重バン ク又はメモリー・アレイの必要性はない。逆に、マイクロプロセッサよｐ相当遅 いＤＲＡＭを使用すると、マイクロプロセ、すの多重クロ、り・サイクルのため に延長する“待１サイクルの挿入が要求される。

３２ビツト・アーキテクチャ・パーンナル−コンピュータ・システム（第１図） に対して８ビツト・ソフトウェアを使用すると、メモリー・アレイ１における８ ビツト長データ・ワードの使用がバンクＡの１７゜１８．１９．２１のような連 続的なバイト・サイズ・セグメントに各ワードを挿入する類似のメモリー割当行 為を行うことになるであろう、しかし、第１図のアーキテクチャによると、例え ば各バイトがＤＲＡＭ　１８内テデータ・ビットＤ８〜Ｄ１５からなるように８ ピ、ト・ワードがアドレスされるべきときに、バンクＡ全体に対して６待”状態 の評価が行われる。特に遅いマイクロプロセッサの動作はメモリー・プレイ・バ ンクＡの各バイト・サイズ・アクセスのために“待′サイクルが加えられるよう なメモリー・アレイ１の連続８ビ、トーセグメント（１７，１８，１９，２１の ような）に８ビ、ト・ソフトウェアをロードし、アクセスする結果となる。

第２Ａ図及び第２Ｂ図に示すブロック図にあるこの発明の“待”状態発生及びタ イミング・ロジックは最新技術のマイクロプロセッサを有するパーソナル・コン ビーータのユーザに提供するものであシ、幾分遅いＤＲＡＭ装置を使用してマイ クロプロセッサのクロック速度で又はその近くで８ビツト・ソフトウェアを使用 することができる、例えば３２ビツトの拡張データ・バス及び高い動作速度を特 徴とするものである。これはパンク選択アーキテクチャ及び使用する３２ビツト 幅データ・パス及びデータ・ワード動作能力を維持しながら、”待″状態を個々 に評価してメモリー・アレイのバイト・サイズ・セグメントを取込むことによっ て達成することができる。

第２Ａ図及び第２Ｂ図の複合図の実施例はマイクロプロセッサの２クロツク・サ イクルよシ少いプリチャージ・サイクルを実行することができるメモリー・アレ イを有するコンピュータ・システムを基礎とするものである。それによって、′ 待“サイクルは単一の、第２の、クロック・サイクルであるように規定される。

明らかに、メモリー・アレイのアクセス速度に対するマイクロプロセッサの相対 的速度は“待″サイクルを延長しなければならないマイクロプロセッサのクロッ ク・サイクルの数を決定し、それらの関係はコンビーータの設計者が指定する。

次に、特に第２Ａ図及び第２Ｂ図の複合図について説明する。それらブロック内 の各要素のロジック図はそれらブロック図に対応して第５〜９図に示す。各接続 線の信号の代表的波形は第３図に示す、それら波形は１群のマイクロプロセッサ ・クロック、メモリー要求、及びアドレス信号などに関連して表わされる。

“待２状態検知ロジ、り・ブロック２６内の要素及びそれによって実行される機 能は第２Ａ、２Ｂ、３゜５及び６図を組合わせて最も良く理解することができる 。“待”状態検知ロジック・ブロック２６に対する入力群はバンクＡからの８ビ ツト・サイズ・セグメン）２９，３１，３２又は３３か又はバンクＢからの３４ ．３６，３７又は３８のどれがアクセスされるべきかを個々に認識するこの実施 例に従って発生する４線バス２７のバイト選択信号群である。例えば、８ビツト ・データ・ワードＤ８〜Ｄ１５がアドレスされるべき場合、第２のバイト選択ラ インＢＳＩが１０−″信号レベルにセットされ、他のバイト選択ラインは情ハイ ′信号レベルに留まる。メモリー・アレイ・バンクＡ又はＢの選択はバンク選択 ライン５ＥＬＡ　、　５ＥＬＢの信号レベルによって規定され（第４図に示す） 、基本的にはアドレス・ラインＡ２の信号レベルによって設定される。アドレス ・ラインＡ２が１０−”であれば、バンクＡは選択され、“ハイ“であればメモ リー・プレイのバンクＢが選択される。第２Ａ図のＭＥＭＳライン３９の信号は メモリー・プレイに対するアクセスのためにマイクロプロセッサからの要求を表 わし、６待″状態検知ロジツク・ブロック２６内で、メモリー・アレイ・アクセ ス・ストローブが次に続くクロック・サイクルで直ちに開始すべきか、又は待サ イクルで遅延するべきかの決定を開始する。ライン４１のクロック入力は十ＣＩ Ｋのマイクロプロセッサ・クロックとその補数−〇ＩＫである。待”状態検知ロ ジック・ブロック２６によって分析される残シの信号はバンクによって夫々バン クＡ及びパンクＢ列アドレス会ストローブ・ラインＡＣＡＳＯ−ＡＣＡＳ３及び ＢＣＡＳＯ〜ＢＣＡＳ３である。

第５図は信号５ＥＬＡ　、　５ＥＬＢ及びＢＳＯ〜ＢＳ３によって表わされるバ イナリ状態をラッチする正立上り端トリガ・へ、クスＤ型スリップ・フロップ（ Ｆ／Ｆ　）４２である１待１状態検知ロジツク・ブロック２６内の１つの作動要 素を表わし、それは頭文字“Ｌ″で表わす出力ラインにラッチに等しい信号を出 力する。ラインＬＳＥＬＡ及びＬＢＳＯ−ＬＢＳ３にラッチされた出力はパンク Ａドライバ・プロ、り４３に入力信号として供給される。ラッチされた出力ＬＳ ＥＬＢ及びＬＢＳＯ〜ＬＢＳ３はパンクＢドライバ・ブロック４４に対する入力 信号として供給される。

第２Ａ図の“待″状態検知ロジック・ブロック２６からの残シの出力は第６図の ロジック要素の組合わせから発生し、夫々のＴｏライン４６及びＴＷライン４７ に出力バイナリ信号として供給される。Ｔｏが偶ロー”信号レベルであシ、ＭＥ ＭＳ信号が“ハイ”レベルであると、メモリー・アレイに対するアクセスは可能 であシ、行われる。しかし、ＴＷ倍信号“ロー１であシ、ＭＥＭＳ信号が“ハイ ″であると、そのアクセスはアクセスするよう選ばれたメモリー・アレイ・セグ メントが前のマイクロプロセッサ・サイクルでアクセスされたという理由で禁止 される。その結果、プリチャージ実行のために１待”サイクルを要求する。

タイミング発生プロ、り４８もマイクロプロセッサ・クロ、り信号を受信して第 ７図に示すように使用し、１待”要求信号Ｔｏ及びＴＷを保持するＤ型Ｆ／Ｆ４ ９．５１を同期し、Ｆ／Ｆ　５３からライン５２に対するマスク行アドレス・ス トローブ信号ＴＲＡＳ　トＦＩＦ５６からのライン５４に対するマスク列アドレ ス・ストローブ信号ＴＣＡＳとの発生を同期する。タイミング発生ブロック４８ もライン５７にマイクロプロセッサのための信号ＲＥＡＤＹを発生する。その信 号が“ロー”であると、そのクロック期間中メモリー・アレイの使用不能をマイ クロプロセ、すに表示する。

１待′状態検知ロジツク・ブロック２６及びタイミング発生プロ、り４８内のク ロック信号の接続は第３図の波形からよく理解することができる。′待”状態が 要求されていない第１の状態と、１クロツク・サイクルの“待″状態が要求され るべき第２の状態の両方を考察しよう、説明するべき事はマイクロプロセッサ・ サイクルｎ　＋　１から開始して、それに続きＭＥＭＳ信号が立上シ、マイクロ プロセッサからのメモリー・アクセス要求を表示する。

マイクロプロセッサからのその要求に続き、メモリー・アレイ・アドレス信号Ａ ２〜Ａ２７及びメモリー・アレイ・セグメント選択信号Ｂ５０−ＢＳ３が希望す るバンク及びセグメント両方の決定を安定にする。

この新メモリー・アレイ・アクセス情報はセグメントＡＣＡＳＯ−ＡＣＡＳ３に よシ前に発生した列ストローブの尾端と時間的に重複する。それ故、各マイクロ プロセッサ・サイクルの終了期間中、待サイクルの必要性の決定の分析のため、 前に新たにアクセスしたメモリー・アレイ・セグメントに関する情報と共存する 。ストローブ信号に入っている前記アドレスされたセグメント情報と同様、その ような新たなバンク及びセグメント・アドレスは第６図のロジックで比較され、 対応性を検出する。ｎ＋１マイクロプロセッサ・サイクル中、第６図のロジック はラインＴｏの信号を１０−′状態に転換して“待′サイクルがないことを表わ す。

次に、ｎ　＋　２マイクロプロセツサ・サイクルの期間中に生じた対照状態につ いて考察する。第３図にプロットした信号の状態に従い、予期した次のアドレス は同一メモリ−・アレイ・セグメントであると決定する。

第６図のロジック状態を満足するため、ＴＷラインの信号を“ロー”状態に変化 し、ｎ＋３マイクロプロセツサ争サイクルのオン設定のときに、マスク・ストロ ーブ信号ＴＲＡＳ　、　ＴＣＡＳの延期と信号ＲＥＡＤＹの“ロー１状態への変 化とを行う。”ロー″のＲＥＡＤＹ信号はメモリー・アクセス要求（ＭＥＭＳで 表わす）が次のｎ　＋　３マイクロプロセツサ・サイクル中に満足されないとい うことをマイクロプロセ、すに通知するものであるということを、Ｂい出そう、 アクセスに対するメモリー・アレイの使用不能の結果、ｎ＋３マイクロプロセツ サ・サイクルは加えられた１待″サイクルのため、時間が延長される。

第２Ａ図のドライバ・ブロック４３．４４のロジック作用は夫々第８図及び第９ 図に示しである。第８図のロジ、り要素はバンクＡのＤＲＡＭセグメント２９゜ ３１．３２．３３（第２Ｂ図）に向けられた行及び列ストローブ信号を出力から 供給する。各メモリー・アレイ・セグメント化個々にストローブされる。例えば 、メそり−・アレイのセグメント３１はラインＡ３〜Ａ２０かう成るアドレス・ バス４のアドレス信号に応答して選択アクセスするセグメントのためＡＲＡＳ　 １及びＡＣＡＳ　１によってストローブされ、共通データ・バス１０ラインＤ８ 〜Ｄ１５にメモリー・アレイ５からのバイト・サイズ出力データを供給する。第 ８図のロジックはライン５２及びライン５３のマスタ行及び列ストローズ信号Ｔ ＲＡＳ及びＴＣＡＳに対し個々のセグメント・ストローブ信号を同期する。その 間、信号ＬＳＥＬＡの存在によるバンクＡの選択と適当な信号ＬＢＳ　１の存在 によるメモリー・プレイ・セグメントの選択を行う、第８図の構造はメモリー・ アレイの２以上のセグメントを同時にストローブして共通データ・バス１０に２ 以上のバイト・サイズ・ワードを同時に読出す能力を提供する０例えば、１６ビ ツト長ワードを使用するソフトウェアの場合、バンクＡに対するストローブはラ インＬＢＳ　Ｏ及びＬＢＳ　１又はＬＢＳ　２及びＬＢＳ　３の信号によシセグ メン）２９．３１又は３２゜３３の同時可能化を行い、３２ビット共通データ・ バス１０に１６ビツト・データ・ワードを供給する。バンクＢは第９図の対応す るロジック装置群を使用して類似方式で行われ、共通のマスタ行及び列ストロー ブ信号ＴＲＡＳ　、　ＴＣＡＳを使用する。

８ビツト、１６ビツト及び３２ビツト長データ・ワードの使用に関し、第６図の “待″状態検知ロジック・ブロックはすべての８メモリー・アレイ・セグメント に対し各マイクロプロセッサ・サイクル中にストローブ信号のレベルを評価し、 それらを次に続くマイクロプロセッサ・メモリー・アレイ・アクセス・サイクル のためのバンク及びセグメントの認識番号と個々に比較する。それによって２つ の連続するマイクロプロセッサ・サイクル中、同一のメモリー・アレイ・セグメ ント、信号又は他のセグメントとの組合わせで連続アクセスを試みると、後のマ イクロプロセッサ・サイクルのオン設定のとき”待”要求が発生する。

以上、この発明は共通データ・バス１ｏが３２ビ。

ト・バイトの実施例について説明した。メモリー・アレイ５は個々にバイト・サ イズ・データ・ワードを供給するセグメントに分割し、１バイト又は多重バイト ・ワード長ソフトウェアによって動作するよう設計した。底に流れる概念は、メ モリー・アレイは、例えば４ピツト・ワードのように短いワード長データを供給 するセグメントに分割することができ、別のセグメントの組合わせでアクセスす ることができるように、制限されることはない、第７図のタイマ発生ロジックの 第５，６図の１待１状態検知ロジツク及び第８，９図のドライバ・ロジックは異 方る比率のセグメントを含むメモリー・アレイのよシ大きいセグメント化に対す るこの発明の拡張は現在のロジック構造を不当に複雑にすることな〈実施するこ とができるということを明らかに証明する。従りて、一般的に、メモリー５はｍ 個の個々にアドレスしうるセグメントを有し、共通バス１０１ｄｎビ、ト・バス であシ、ｍ個の個々にアドレス可能なセグメントは、ｎが２９又はそれ以上であ る場合、　ｎビ、ト・バス１０にｑビット長のｐ出力ワードを選択的に供給する 。その上、この発明は待状態サイクルの拡張によって容易に調節され、マイクロ プロセッサ及びメモリー・プレイの速度の選択的変化を補償する。しかし、実際 には、これら調節等は、基本的にマイクロプロセッサによって定められたコンピ ュータ速度を低下させることなく、エンド・ユーザが異なるワード長のソフトウ ェアを使用することができ、そのような精密性に対して本質的に透明であるコン ピータ・アーキテクチャの前後関係においてそのようにすることができるという ことが最も重要なことである。

ＦＩＧ、　５ ＦＩＧ、　７ ＦＩＧ、８ ＦＩＧ、９ 国際調査報告

Claims (8)

【特許請求の範囲】
1. １．処理手段、メモリー・アレイ（５）及び前記メモリー・アレイ（５）をアド レスするアドレス手段（４，４３，４４）を含むコンピュータ・システムであっ て、前記メモリー・アレイ（５）はｍ個の個々にアドレス可能なセグメント（２ ９〜３８）とｎビット出力バス手段（３２）とを含み規定のアクセス反覆速度で 動作し、前記アドレス手段（４，４３，４４）は前記セグメント（２９〜３８） を選択的にアドレスして前記ｎビット出力バス手段（３２）にｑビット長のｐ出 力ワードを選択的に供給し（ｎは２ｑ又はそれ以上）、前記システムは第１のプ ロセッサ・メモリー・サイクル中に選択的にアドレスしたセグメントとそれに続 く第２のプロセッサ・メモリー・アドレス・サイクル中に選択的にアドレスされ るべきセグメントとの比較を行い、選択的にアドレスされたセグメントの対応性 を検知し、前記処理手段に対し待信号（ＲＥＡＤＹ）を発生して前記第２のプロ セッサ・メモリー・アドレス・サイクルの前記メモリー・アレイ（５）に対する アクセスを遅延するようにしたコンピュータ・システム。
2. ２．前記ｎビット出力バス手段（３２）はｎビット・ワードを使用する第１のモ ードで及びｑビット・ワードを使用する第２のモードで前記処理手段により選択 的に作動可能である請求の範囲１項記載のコンピュータ・システム。
3. ３．前記処理手段はクロック・サイクルに従って動作し、前記規定されたアクセ ス反覆速度は前記クロック・サイクルに従って規定され、前記徒信号は少くとも １サイクルだけ前記メモリー・アレイ（５）のアクセスを遅延する請求の範囲１ 項記載のコンピュータ・システム。
4. ４．前記コンピュータ・システムは前記ｎが前記ｐ及びｑの積に等しいことを特 徴とする請求の範囲１項，２項，又は３項記載のコンピュータ・システム。
5. ５．前記比較は前記第１のプロセッサ・メモリー・アドレス・サイクルの決定期 間中前記第２のプロセッサ・メモリー・アドレス・サイクルのためのアドレス信 号が使用可能であるその期間中に行われるようにした請求の範囲１項，２項，３ 項又は４項記載のコンピュータ・システム。
6. ６．前記メモリー・アレイ（５）の選択的アドレシングはアドレス・ストローブ 信号の発生又は抑制を通して制御されるようにしたことを特徴とする請求の範囲 ５項記載のコンピュータ・システム。
7. ７．前記メモリー・アレイは前記ｎビット出力バスに接続されているが個々にア ドレスされるようにした複数のバンクに分割されることを特徴とする請求の範囲 １項，２項，３項，４項，５項又は６項記載のコンピュータ・システム。
8. ８．前記処理手段はマイクロプロセッサを含み、前記メモリー・アレイ（５）は ダイナミック・ランダム・アクセス・メモリー・アレイである請求の範囲１項， ２項，３項，４項，５項，６項又は７項記載のコンピュータ・システム。