JP3220805B2 - コンピュータ装置において中央処理装置によりメモリに対するアクセスを制御する装置 - Google Patents

コンピュータ装置において中央処理装置によりメモリに対するアクセスを制御する装置

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JP3220805B2
JP3220805B2 JP32153091A JP32153091A JP3220805B2 JP 3220805 B2 JP3220805 B2 JP 3220805B2 JP 32153091 A JP32153091 A JP 32153091A JP 32153091 A JP32153091 A JP 32153091A JP 3220805 B2 JP3220805 B2 JP 3220805B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータアーキテク
チャの分野に関するものである。とくに、本発明の分野
は、システムメモリをアクセスするために中央処理装置
により用いられるメモリ制御器の分野である。
【０００２】
【従来の技術】ほとんど任意のコンピュータシステムに
おける重要な構成要素は、システムメモリに対するアク
セスを制御する手段である。システムメモリは、中央処
理装置（ＣＰＵ）により用いられるデータおよび命令を
保持するから、ＣＰＵとメモリの間で制御とデータの転
送が頻繁に起こる。したがって、ＣＰＵとメモリの間の
インターフェイスを可能な最も効率的なやり方で設計す
ることが、コンピュータシステムの動作にとって重要で
ある。従来のシステムの多くは、ＣＰＵにより行われる
メモリアクセスに対する種々の要求を取扱うために、メ
モリ制御器を採用している。ダイナミックランダムアク
セスメモリ（ＤＲＡＭ）の制御のためには、メモリ制御
器を用いることがとくに有用であることが判明してい
る。ＤＲＡＭに記憶されている情報が破壊されることを
防ぐために、ＤＲＡＭはコンピュータシステムにより要
求される周期的リフレッシュ信号を必要とする。ＤＲＡ
Ｍメモリ制御器がこのリフレッシュタスクを取扱うこと
により、ＣＰＵを情報処理のタスクに完全に専用できる
ようにすると便利である。
【０００３】メモリの各種のサイズ部分に対してＣＰＵ
からのメモリアクセス要求を取扱うために、メモリ制御
器は非常に有用であることも従来技術において判明して
いる。たとえば、ＣＰＵはメモリの１バイト（８ビッ
ト）、１語（１６ビット）、二重語（３２ビット）、ま
たは多数の語を含むデータバーストに対するアクセスを
要求できる。メモリアクセスのそれらの種々のモードの
おのおのに対して、メモリアドレスおよび各種の制御信
号をメモリから受けること、要求されたデータをメモリ
から読出すこと、要求されたデータをメモリへ書込むこ
と、およびＣＰＵのための適切な制御信号を発生するこ
とに対してメモリ制御器は責任を負う。
【０００４】メモリ制御器は、ＣＰＵまたはメモリのア
ドレッシングのやり方を変更する必要なしに、各種のメ
モリ構成を取扱う効率的な手段を提供する。たとえば、
多数の語記憶装置の１つのバンクとして、または１つの
語記憶装置の多数のバンクとしてメモリ（ＤＲＡＭ）を
特定のコンピュータシステムが構成できる。特定のメモ
リ構成の行の大きさと列の大きさは、特定の用途に対す
るメモリアクセスのタイミングを最適にするために、特
に定めることができる。
【０００５】それらの機能を行うために、メモリ制御器
の動作をＣＰＵの動作と何らかのやり方で同期させねば
ならない。従来の技術においては、メモリ制御器の動作
をＣＰＵの動作に同期させるために２種類の方法が一般
に用いられる。第１の方法は、ＣＰＵとメモリ制御器の
間の通信のためのインターフェイスの一部として、ＣＰ
Ｕクロックまたはそれの微分をメモリ制御器へ接続する
ことを含む。この方法では、ＣＰＵに関して同期して動
作させるためにメモリ制御器が要求される。この方法は
メモリ制御器とＣＰＵの間の同期動作を要するから、メ
モリ制御器がサポートできる全てのＣＰＵクロック周波
数に対してメモリ制御器を設計せねばならない。その結
果、メモリの速度を変えられないとしても、ＣＰＵの速
度が向上させられるたびにメモリ制御器を変更せねばな
らない。同期メモリ制御器の頻繁な変更に加えて、同期
動作はＣＰＵクロック信号線を、ＣＰＵとメモリ制御器
を含んでいる回路盤上のより長い物理的距離にわたって
引くことを必要とするのが欠点である。ＣＰＵクロック
信号の周波数が高くなるにつれて、クロックスキューの
制御およびＥＭＩ放射の制御においてクロックローディ
ングと経路の長さがますます重要になる。メモリ制御器
を別々の回路盤に設けるモジュールの設計においては、
ＣＰＵクロック線が回路盤の間のコネクタと交差するこ
とを求められる。この構成はクロックローディングの問
題と経路長の問題を更に付加することがある。
【０００６】メモリ制御器とＣＰＵの動作を同期させる
ための従来の第２の方法は、ＣＰＵとメモリ制御器に対
して別々のクロックを含む。したがって、ＣＰＵとメモ
リ制御器は２つの異なるクロック周波数を用いて動作す
るから、メモリ制御器はＣＰＵと非同期で動作できる。
しかし、従来の装置はメモリ制御器とＣＰＵの間の制御
信号インターフェイスに同期回路を必要とする。この同
期回路は一方の装置の時間領域から他方の装置の時間領
域へ変換することを求められる。したがって、ＣＰＵと
メモリ制御器の間で情報または制御が転送されると、情
報または制御の転送のために、独立してクロックされる
２つの装置が同期させられる。しかし、この従来の方法
は全体の装置の動作の性能を低下させる。というのは、
制御信号を一方の時間領域の周波数から他方の時間領域
の周波数へ変化するために余分の時間を要するからであ
る。したがって、従来技術で経験される諸問題を克服す
るために改良したメモリ制御器および同期技術を必要と
する。
【０００７】
【発明の概要】本発明は、クロックが互いに独立してい
るメモリ制御器と高速同期ＣＰＵをインターフェイスす
る装置と方法を提供するものである。本発明の重要な特
徴は、メモリ制御器とＣＰＵの間のインターフェイスを
区分するやり方にある。この独特の区分技術を用いて、
ＣＰＵクロックはＣＰＵと、メモリ制御器の外部に設け
られている制御インターフェイス状態トラッカとへ接続
される。それから制御インターフェイス状態トラッカが
メモリ制御器へ接続される。ＣＰＵに用いられるクロッ
クとは独立している別のクロックがメモリ制御器が結合
されて、メモリ制御器の動作をドライブする。状態トラ
ッカはＣＰＵクロックの使用を要求する唯一の論理装置
である。この状態トラッカは、ＣＰＵバスサイクルをト
ラックし、メモリサイクルが終わった後、または受けら
れた後で「レディ」指示をＣＰＵへ戻す。制御インター
フェイストラッカはＤＲＡＭタイミング制御信号の発生
や、タイミング制御信号を発生する別の機能論理装置の
トリガも行う。
【０００８】コンピュータシステムの動作中は、ＣＰＵ
はメモリ制御器の読出しサイクル要求または書込みサイ
クル要求を行う。ＣＰＵがサイクル「スタート」標識を
状態トラッカへ送る時にそれらのサイクルは開始され
る。サイクル「スタート」標識がＣＰＵから検出される
と、状態トラッカはメモリ制御器に対するスタートスト
ローブ（クロック）を起動して、実際のメモリサイクル
をスタートさせる。メモリ制御器は、ＣＰＵとは独立し
ているそれ自身のタイミング素子または集積化された遅
延線を用いることにより、必要なＤＲＡＭタイミング制
御信号を発生する。ＤＲＡＭタイミング制御が行われる
と同時に、メモリ制御器はＣＰＵアドレスおよびメモリ
サイクル状態を受け、メモリアクセスの種類と長さを決
定する。メモリアクセスの種類と長さは、ＣＰＵアドレ
スと、メモリサイクル状態と、メモリアクセスのページ
ヒット／ミス条件を含むアクセス状態情報とを用いて決
定される。この情報を用いて、サイクル長帰還値が、サ
イクル長レジスタファイル内の適切なレジスタから得ら
れる。サイクル長帰還値は、メモリサイクルを終わらせ
るために必要とする待ち状態の量を示す。サイクル長帰
還は状態トラッカへ送られる。それから、サイクル長帰
還で示されるようにサイクル長時間が満たされた後で、
状態トラッカはレディ指示をＣＰＵへ戻す。
【０００９】本発明の方法を用いると、従来のメモリ制
御器の構成で経験されるような性能の低下は見られな
い。また、本発明のメモリ制御器はＣＰＵのクロック速
度とは独立しているから、ＣＰＵクロック速度またはＣ
ＰＵの種類が変わったとしても、外部インターフェイス
状態トラッカの変更を要するだけで、メモリ制御器を含
んでいるメモリサブシステムを容易にモジュール化でき
る。したがって、メモリ制御器により行われるメモリア
クセスは、メモリ装置の諸要求にとくに合わされた時間
領域において起こり、ＣＰＵの時間領域には制約されな
い。ＣＰＵの動作と歩調をそろえるのに十分速い技術で
制御インターフェイス状態トラッカを組込む必要がある
だけである。したがって、本発明の目的は、メモリ制御
器をＣＰＵに同期させる必要がないと同時に、ＣＰＵか
らのメモリ制御器の同期切離しによる性能低下をもたら
さないようなコンピュータシステムを得ることである。
【００１０】本発明は、ＣＰＵクロックがメモリ制御器
クロックとは独立であるように、メモリ制御器を高速同
期ＣＰＵへインターフェイスする装置の方法を提供す
る。このようにして、性能が低下することがなく、かつ
ＣＰＵの速度または種類が変化してもメモリ制御器を頻
繁に変更することなしに、メモリ制御器はＣＰＵと非同
期で動作できる。本発明のここでの説明においては中央
処理装置またはＣＰＵという用語を用いるが、ＣＰＵに
ついて述べるのと等しい役割を他の装置が果たすことも
できる。たとえば、本発明の装置と方法を、メモリに対
してアクセスする任意の装置に等しく使用できる。それ
らの装置は、本願の出願人であるインテル・コーポレー
ション（Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ）により
製造されている８２３９５のようなキャッシュ制御器、
または８２５９６のようなＬＡＮ制御器を含む。本発明
を完全に理解できるようにするために、以下の説明にお
いては、特定のアーキテクチャおよびプロトコルについ
て述べる。しかし、そのような特定の詳細事項から離れ
た別の実施例で本発明を実施できることが当業者には明
らかであろう。その他の場合には、本発明の説明を不必
要にあいまいにしないようにするために、コンピュータ
システムおよびメモリ装置の周知の面についての詳しい
説明は省略する。
【００１１】
【実施例】まず、本発明のコンピュータシステム１０の
好適な実施例が示されている図１を参照する。この実施
例においては、コンピュータシステム１０はＣＰＵ２０
０を含んでいるのが示されている。このＣＰＵ２００は
外部制御インターフェイス状態トラッカ３００へ結合さ
れ、この外部制御インターフェイス状態トラッカ３００
はメモリ制御器１００へ結合される。メモリ制御器１０
０はダイナミックランダムアクセスメモリ（ＤＲＡＭ）
４００へ結合される。また、ＣＰＵ時間領域をドライブ
するためにＣＰＵクロックドライバ５００が含まれる。
更に、メモリ制御器時間領域をドライブするためにクロ
ック６００が含まれる。
【００１２】好適な実施例においては、ＣＰＵ２００は
インテル社により製造されているＣＰＵであるｉ４８６
または３８６（いずれも商標）である。ＤＲＡＭ４００
は周知の標準的なダイナミックランダムアクセスメモリ
であって、当業者が利用できるものである。クロックド
ライバ５００も周知の標準的な部品である。好適な実施
例においては、クロックドライバ５００は２５〜５０MH
z の範囲で動作する。好適な実施例においては、クロッ
ク６００は典型的には、２で分周される４０MHz クロッ
クである。クロックドライバ５００とクロック６００は
非同期的に動作する。
【００１３】本発明は、性能を向上させ、ＣＰＵのクロ
ック周波数の上昇の衝撃を和らげる独特の区分技術を利
用する。この区分技術の一部が、外部制御インターフェ
イス状態トラッカ３００をメモリ制御器１００の外部に
設けることを含む。状態トラッカ３００は、ＣＰＵ２０
０をドライブするのと同じクロック５００でドライブで
きる。本発明の好適な実施例においては、状態トラッカ
３００は２つのプログラム可能な論理装置（ＰＬＤ）で
実現される。ここで開示する本発明の説明を読んだ後で
は、ＰＬＤを用いて本発明を実現するための手段が当業
者には明らかになるであろう。状態トラッカはＣＰＵバ
スサイクルをモニタし、ＣＰＵから要求された時に読出
し／書込みメモリアクセスサイクルを開始する。ＣＰＵ
から要求されると、状態トラッカ３００は、ＣＰＵの読
出し／書込みメモリサイクル要求をメモリ制御器１００
へ知らせる。そうすると、メモリ制御器１００は、要求
されたメモリサイクルを実行するために求められる待ち
状態の数について状態トラッカ３００へ知らせる。メモ
リ制御器１００からこの情報を得た状態トラッカ３００
は、メモリサイクルが終わった時に（すなわち、指定さ
れた数の待ち状態が経過した後で）レディ信号をＣＰＵ
へ発生する。本発明のこのメモリアクセスプロトコルは
非常に効率的で、メモリアクセスに対して非同期オーバ
ヘッドを何ら起こさせない。ＣＰＵのメモリ読出しサイ
クル中およびメモリ書込みサイクル中のこのメモリアク
セスプロトコルの詳細については以下に説明する。
【００１４】メモリ制御器１００は、アドレス信号と制
御信号を、ＤＲＡＭをベースとする主メモリへ供給す
る。主メモリ４００は各種のやり方で構成できる。好適
な実施例においては、主メモリ４００は４行×４列の構
造を利用する。４×４アレイ中の１６個の素子のおのお
のは３６ビットの「メモリ素子」と考えられる（３２ビ
ットがデータ、４ビットがパリティ）。各行中の４つの
メモリ素子が最大１２８ビット幅のデータラインを許
す。４行は、物理的には分離しているが、論理的には、
おのおの２行を有する２つのメモリバンクにまとめられ
る。
【００１５】好適な実施例においては、メモリ制御器１
００は、ＤＲＡＭ４００の行に沿って、それから列を下
方へと、メモリアドレスを順次マップする。１行の全体
が、その行中のデータをアクセスするために用いられる
同じ行アドレスストローブ（ＲＡＳ）へ接続される。各
列は、その列中のデータをアクセスするために用いられ
る列アドレスストローブ（ＣＡＳ）へ接続される。典型
的なメモリアクセスにおいては、特定の行に対するＲＡ
Ｓがまずアサートされ、それから、求められている特定
のデータ項目に対するＣＡＳがアサートされる。ＲＡＳ
のアサーションのためには、行のストローブの前に行う
プリチャージのための時間遅れが必要とされる。
【００１６】メモリアクセスの種類（読出しまたは書込
み）や、ＣＰＵにより順次にアクセスされるデータの場
所や、メモリアクセス要求が出された時のシステムの状
態に応じて、メモリサイクルの長さが異なることがあ
る。たとえば、メモリ内の同じ行に対して２回のアクセ
スを連続的に行う場合において、最初のアクセスの後で
ＲＡＳが依然としてアサートされている状態で、同じ行
に対する２回目のアクセスが行われるようにすれば、２
回目のアクセスは１回目のアクセスより短い時間で行う
ことができる。その理由は、２回目のアクセスのために
ＲＡＳを再アサートする時間をとる必要がないからであ
る。この種のメモリサイクルはページヒットサイクルと
名づけられる。ページヒットアクセスは最高速の種類の
メモリアクセスである。
【００１７】最初のアクセスの後でＲＡＳがアサートさ
れたままであるようにした場合に、２回目のアクセス
を、最初のサイクルでのアクセスが行われたのとは異な
る行に対して行うことがある。この場合には、最初のア
クセスから続いているＲＡＳを先ずデアサートし、２回
目のアクセス用の行についてのＲＡＳのストローブをす
ることになるが、ＲＡＳのストローブをする前には行の
プリチャージ時間が必要となる。この種のメモリサイク
ルはページミスサイクルと名づけられる。この種のサイ
クルは、アクセス時間が最長になる。
【００１８】他の状況、すなわち、最初のアクセスの後
で当該の行に対するＲＡＳがアサートされたままの状態
にはされない場合に、その同じ行に対して２回目のメモ
リアクセスを行うこともある。この場合には、以前のＲ
ＡＳをデアサートする必要はない。しかし、新しいＲＡ
Ｓをストローブする必要がある。通常このような場合に
は、最初のアクセスの後では新しいプリチャージ時間が
満たされている。したがって、新しいＲＡＳを直ちにア
サートできる。この種類のメモリサイクルは、行ミスサ
イクルと名づけられる。行ミスサイクルは、ページヒッ
トサイクルよりも遅いが、ページミスサイクルよりは速
い。
【００１９】他の種類のメモリサイクルは読出しサイク
ルと書込みサイクルを含む。読出しメモリサイクルは書
込みメモリサイクル中に要するのと同じ時間を要求しな
いことがある。したがって、メモリサイクルの読出しと
書込みの種類を区別すると便利である。
【００２０】メモリ制御器１００は、ＤＲＡＭタイミン
グ発生、メモリアレイ数、およびメモリサイクル長のよ
うな、装置の機能の構成と制御を指定するプログラム可
能なレジスタを多数含む。それらのレジスタは、電源投
入時の初期化において基本入力／出力システム（ＢＩＯ
Ｓ）ソフトウェアの実行により典型的には実行される。
それらのプログラム可能なレジスタのセットがサイクル
長レジスタファイル１２０である。サイクル長レジスタ
ファイル１２０は、決定論的種類の各メモリサイクルに
対して要求される量のクロックサイクル（または待ち状
態の量）のプログラム可能な仕様をセットするための複
数のレジスタを含む。各種のメモリサイクルの例が、読
出しまたは書込みのサイクルと、ページヒットまたはペ
ージミスのサイクルと、または行ミスのサイクルとを含
む。それらの種類の各サイクルはそのサイクルを終わら
せるために必要な決定論的な数のクロックパルス（また
は待ち状態の量）を有する。このプログラム可能なサイ
クル長情報は、システムの初期化時に、サイクル長レジ
スタファイル１２０に格納される。
【００２１】メモリ制御器１００はアドレス復号および
ページヒット検出論理セグメント１３０も含む。アドレ
ス復号論理１３０は、３２ビットホストアドレスとホス
トサイクル状態情報をＣＰＵ２００から受ける。ホスト
サイクル状態情報は、現在のメモリアクセスが読出しメ
モリアクセスか、書込みメモリアクセスかを示す状態を
有する信号を含む。メモリ制御器１００内のページヒッ
ト検出論理セグメント１３０は、求められたアドレスに
関連する少なくとも３つの状態を示すページ信号と、Ｄ
ＲＡＭ４００の制御信号の状態とを発生する。ＣＰＵ２
００から受けたアドレスが、ＤＲＡＭ４００の現在アサ
ートされている行にあるか（ページヒット状態）、現在
アサートされている行とは異なる行にあるか（ページミ
ス状態）、または、現在アサートされている行がなくて
アサートされていない行にあるか（行ミス状態）を判定
することにより、ページ信号が発生される。ページ信号
の状態を判定した後で、メモリ制御器１００は、アドレ
ス復号論理により受けられた入力と、ページヒット検出
論理１３０により検出された状態とを基にして、サイク
ル長レジスタファイル１２０から適切なサイクル長レジ
スタをアクセスできる。また、ＣＰＵ２００から受けた
アドレスを基にして、ＤＲＡＭの適切な部分をアクセス
するために、適切な行アドレスストローブ（ＲＡＳ）信
号と適切な列アドレスストローブ（ＣＡＳ）信号を発生
して、それを制御線１１５を介してＤＲＡＭ４００へ送
ることができる。ＤＲＡＭに対するアクセスを制御する
タスクに加えて、メモリ制御器１００はＤＲＡＭ４００
をリフレッシュするための適切なリフレッシュタイミン
グの発生も行う。
【００２２】メモリ制御器１００はホストＣＰＵクロッ
ク５００とは独立に動作する。このクロック独立性によ
り、メモリ制御器１００はＣＰＵとは周波数が独立で
き、したがって全ての周波数のプロセッサをサポートで
きる。メモリ制御器の周波数独立性を容易にするため
に、本発明の一部として新しいホストバスプロトコルが
開発された。このプロトコルは、ＣＰＵ２００により発
生される従来の同期アドレスストローブ（ＡＤＳ）信号
とレディ（ＲＤＹ）信号には従わない。その代わりに、
本発明のメモリアクセスプロトコルの性質は非同期であ
る。その理由は、そのメモリアクセスプロトコルはＣＰ
Ｕクロック５００によりドライブされないからである。
本発明のプロトコルは非同期であるが、従来の他の非同
期プロトコルとは異なって、ＣＰＵのメモリ性能を低下
させない。ＣＰＵが主メモリ（ＤＲＡＭ４００）サイク
ルを行うためには、同期の罰が課されない。
【００２３】主メモリに対してＣＰＵから行われる決定
論的サイクルメモリアクセスを制御するために、本発明
の非同期プロトコルが用いられる。それらのメモリは決
定論的であるから、各サイクルの正確な長さ（すなわ
ち、サイクルを完了するために必要なクロックパルスま
たは待ち状態の数）が予め定められる。このサイクル長
情報はプログラム可能であって、サイクル長レジスタフ
ァイル１２０の複数のレジスタに格納される。したがっ
て、ＣＰＵ２００により求められるメモリサイクルの種
類（読出し、または書込み）を受け、アクセスの場所と
状態（ページヒット、ページミス、または行ミス）を決
定することにより、メモリ制御器１００は、サイクルの
初めに、サイクルを終わらせるために必要な待ち状態の
数を正確に決定できる。したがって、各サイクルの初め
に、メモリ制御器１００は、サイクル長または待ち状態
の情報を、サイクルのために要求される待ち状態の量に
関連する値を表す３ビットコードにより、状態トラッカ
３００へ中継できる。メモリサイクルに対して求められ
る待ち状態の量についての情報を状態トラッカ３００が
メモリ制御器１００から受けると、メモリサイクルが終
わると、状態トラッカ３００は指定された数の待ち状態
だけ遅れてから、レディ（ＲＤＹ）信号３２０をＣＰＵ
へ送る。したがって、レディ信号３２０は、メモリサイ
クルが終わったちょうどその時にＣＰＵへ送られ、それ
により同期の不利益をこうむらない。
【００２４】次に、ＣＰＵのメモリ読出しサイクルまた
は書込みサイクルの間における本発明のプロトコルのタ
イミング図が示されている図２を参照する。図２に示さ
れているメモリ読出し例を開始するために、ＣＰＵ２０
０は希望のアドレスをアドレス線２２０へまず提供す
る。要求されているアクセスが読出しアクセスか、書込
みアクセスであるか（すなわち、読出し状態か、書込み
状態）を示すメモリサイクル状態がアドレスと同時に提
供される。活動状態にあるメモリアドレスが図２に２１
で示されている。アドレスと状態がＣＰＵ２００により
アドレス線２２０へ供給されると、サイクルスタート信
号が図１に示す線２１０により状態トラッカ３００へ送
られる。サイクルスタート信号の起動が図２に立下がり
縁部２２で示されている。サイクルスタート信号に応答
して、状態トラッカ３００は、線３１０を介してメモリ
制御器１００へ送られるスタートストローブ信号を起動
する。スタートストローブ信号の起動が図２の立下がり
縁部２３で示されている。スタートストローブ信号が起
動させられると、メモリ制御器１００におけるメモリア
クセスサイクルのスタートがトリガされるとともに、ア
ドレス線２２０におけるアドレスおよびメモリサイクル
の状態情報が、メモリ制御器１００のアドレス復号およ
ぎページヒット論理１３０に保持させられる。書込みメ
モリサイクルの場合には、この時に他の制御線を用い
て、データ線２２１上のデータも保持される。アドレス
復号およびページヒット論理１３０はアドレスおよびメ
モリサイクルの状態情報を線２２０から受け、要求され
ているアドレスが、既に活動状態すなわちチャージされ
ている（ページヒット状態）メモリ行内にあるかどうか
を決定することによりページ信号を発生し、要求された
アドレスが起動されているメモリ行内にあるかどうかを
判定し（ページミス状態）、または、他の行が起動され
ることなしにアドレス要求が行われるかどうかを判定す
る（行ミス状態）。アドレス復号セグメント１３０は、
サイクル長レジスタファイル１２０内の適切なレジスタ
をアクセスするために、線２２０を介して得たメモリサ
イクル状態情報とページ信号を用いる。サイクル長レジ
スタファイル１２０内の適切なレジスタが探されると、
そのレジスタ内のサイクル長値が得られる。好適な実施
例においては、サイクル長さ値は、メモリサイクルを終
わるために必要なサイクルまたは待ち状態の量を示す３
ビット値である。サイクル長値（サイクル長帰還）はメ
モリ制御器１００から線１２５を介して状態トラッカ３
００へ送られる。状態トラッカ３００がサイクル長情報
をメモリ制御器１００から受けると、状態トラッカ３０
０は、メモリ制御器１００から指定されたサイクル長の
間、カウントダウンまたは遅延を開始できる。メモリ制
御器１００から状態トラッカ３００へのサイクル長帰還
情報の転送が図２に２４で示されている。メモリ制御器
１００から状態トラッカ３００へのサイクル長帰還情報
の転送と同時に、メモリ制御器のＤＲＡＭタイミングお
よび制御器１１０が、保持されているアドレスをアドレ
ス線２２０から受ける。このようにして受けたアドレス
は、ＤＲＡＭ４００の適切な部分をアクセスするため
に、行アドレスストローブ（ＲＡＳ）信号と列アドレス
ストローブ（ＣＡＳ）信号を発生するために用いられ
る。ＲＡＳ信号とＣＡＳ信号は線１１５を介してＤＲＡ
Ｍ４００へ転送される。
【００２５】ＲＡＳ信号の起動が図２に立下がり縁部２
５として示されている。同様に、ＣＡＳ信号の起動が図
２に立下がり縁部２６により示されている。行と列が選
択されると、その場所に含まれているデータが読出しサ
イクルの間データ線２２１へ供給される。書込みサイク
ルに対しては、以前に保持されていたデータがＤＲＡＭ
４００へ転送される。サイクル長レジスタファイル１２
０のレジスタに含まれているサイクル長値に対応する量
のサイクルの期間が切れてから、データはデータ線２２
１へ送られ、またはＤＲＡＭ４００へ書込まれる。した
がって、データがデータ線２２１へ供給された後で、状
態トラッカ３００は、メモリ制御器１００から受けたサ
イクル長帰還に対応するサイクル数の間のカウントダウ
ンまたは遅延を終わっている。これが起こると、レディ
信号が状態トラッカ３００から線３２０を介してＣＰＵ
２００へ送られる。状態トラッカ３００からレディ信号
３３を受けた結果として、ＣＰＵ２００はデータ線２２
１からのデータを、クロック２０の立上がり縁部におけ
る読出しサイクルの間保持する。したがって、ＣＰＵ２
００をドライブするクロックと同じクロックでメモリ制
御器１００をドライブする必要なしに、ＣＰＵはデータ
線２２１に存在するデータを受けること、またはデータ
線２２１へデータを書込むことができる。
【００２６】別の実施例においては、状態トラッカ３０
０により行われる機能をＣＰＵ２００のアーキテクチャ
とオペレーションに組込むことができる。この場合に
は、外部制御インターフェイス状態トラッカは本発明の
コンピュータシステムには存在しない。その代わりに、
線２１０へ転送されるサイクルスタート信号は、メモリ
アクセスサイクルをスタートさせるために、メモリ制御
器１００へ直接送られる。今は存在しない状態トラッカ
からのスタートストローブ信号は不要である。また、サ
イクル長帰還情報がメモリ制御器１００からＣＰＵ２０
０へ直接送られる。ＣＰＵ２００は、読出しメモリ動作
のためにデータをデータ線２２１に保持する前に、サイ
クル長帰還値により指定されたサイクル数の間遅れる。
【００２７】以上、互いに独立したクロックを用いるメ
モリ制御器と高速同期ＣＰＵをインターフェイスする装
置と方法を開示した。
【図面の簡単な説明】
【図１】ＣＰＵとメモリ制御器の間の制御インターフェ
イス区画を示す機能ブロック図である。
【図２】メモリ読出し動作またはメモリ書込み動作の間
における本発明のインターフェイスプロトコルを示すタ
イミング図である。
【符号の説明】
１００ メモリ制御器 １１０ ＤＲＡＭタイミング制御器 １２０ サイクル長レジスタファイル １３０ アドレス復号およびページヒット検出論理 ２００ ＣＰＵ ３００ 外部制御インターフェイス状態トラッカ ５００ ＣＰＵクロックドライバ
フロントページの続き (72)発明者 トーマス・エフ・ヘイル アメリカ合衆国 29640 サウスカロラ イナ州・イーズリー・ヒッコリー ウッ ド コート・101 (56)参考文献 特開 昭56−17451（ＪＰ，Ａ) 実開 平１−127040（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/02 - 12/06

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 中央処理装置（ＣＰＵ）とメモリとを有
    するコンピュータ装置における、前記ＣＰＵから前記メ
    モリへのアクセスを制御するインターフェイス装置であ
    って、(a) 前記メモリ中のアドレスすべき場所に対応するメモ
    リアドレスを前記ＣＰＵから受けてデコードするアドレ
    スデコーダを備え、このアドレスデコーダには、前記メ
    モリへのアクセスが読出しアクセスであることを示す読
    出し状態と前記メモリへのアクセスが書込みアクセスで
    あることを示す書込み状態とを含むメモリサイクル状態
    を、前記ＣＰＵから受けてデコードする論理手段が設け
    られており ；(b) 前記メモリ中の前記場所へのアクセスに要するサイ
    クルの量に関するデータをプログラム可能に記憶する記
    憶ファイルを備え、この記憶ファイルには、前記データ
    に基づいて前記メモリ中の前記場所へのアクセスに必要
    であると決定されたサイクルの量を、当該アクセスの完
    了前に、前記ＣＰＵへ送る転送論理も含まれており ；(c) 前記ＣＰＵへ送られた前記サイクルの量に対応する
    サイクル数で前記メモリへのアクセスを終わらせるメモ
    リ・タイミング・ユニットを備え、前記アドレスレコー
    ダにはページ信号を生じる論理が含まれ、前記ページ信
    号は、受けたアドレスが前記メモリ中の現在アクティブ
    である行中の場所に対応しているならばページ・ヒット
    状態を示し、受けたアドレスが前記メモリ中の現在アク
    ティブである行中の場所ではない場所に対応しているな
    らばページ・ミス状態を示し、受けたアドレスが前記メ
    モリ中の場所に対応するが、前記メモリ中には現在アク
    ティブである行が存在していないならば、行ミス状態を
    示す信号であり ；前記転送論理によって前記ＣＰＵへ送られるべきサイク
    ルの量は、記憶されている前記データに基づいて、前記
    ＣＰＵからの前記メモリサイクル状態と前記ページ信号
    とに依存して決定されることを特徴とするインターフェ
    イス装置 。
  2. 【請求項２】 中央処理装置（ＣＰＵ）と、このＣＰＵ
    へ結合された第１のクロック信号発生器と、前記ＣＰＵ
    へ結合されたメモリとを有するコンピュータ装置におい
    て、 i）前記ＣＰＵと、状態トラッカと、前記メモリとへ結
    合され、前記第１のクロック信号発生器とは独立に動作
    するメモリ制御器と、 ii）前記ＣＰＵと前記第１のクロック信号発生器へ結合
    された状態トラッカとを備え、 前記メモリ制御器は、 ａ）前記ＣＰＵから、前記メモリ内のアクセスすべき場
    所に対応するメモリアドレスを受けて復号する手段と、 ｂ）メモリに対する前記アクセスが読出しアクセスであ
    ることを示す読出し状態と、メモリに対する前記アクセ
    スが書込みアクセスであることを示す書込み状態とを有
    するメモリサイクル状態を受けて、そのメモリサイクル
    状態を復号する手段と、 ｃ）メモリ内の前記場所をアクセスするために必要なサ
    イクルの量を決定する手段と、 ｄ）メモリ内の前記場所に対するアクセスが終わる前に
    サイクルの前記量を前記状態トラッカへ送る手段と、 ｅ）前記状態トラッカへ送られるサイクルの前記量に対
    応するサイクル数でメモリに対する前記アクセスを終わ
    らせる手段と、 を含み、 前記状態トラッカは、 ｆ）前記メモリ制御器によるメモリ内の前記場所に対す
    るアクセスが終わる前に、前記メモリ制御器から、サイ
    クルの前記量を受ける手段と、 ｇ）前記メモリ制御器から受けたサイクルの前記量に対
    応させてサイクルの数を遅らせる手段と、 ｈ）この遅らせる手段が前記サイクル数を遅らせた後
    で、レディ信号を前記ＣＰＵへ送る手段と、 を含むことを特徴とする中央処理装置によりメモリに対
    するアクセスを制御する装置。
  3. 【請求項３】 中央処理装置（ＣＰＵ）と、メモリと、
    前記ＣＰＵおよび前 記メモリ間に結合されたインターフ
    ェイス装置とを備えるコンピュータ装置であって、前記ＣＰＵから前記メモリへのアクセスを制御するイン
    ターフェイス装置には 、(a) 前記メモリ中のアドレスすべき場所に対応するメモ
    リアドレスを前記ＣＰＵから受けてデコードするアドレ
    スデコーダが備えられ、このアドレスデコーダには、前
    記メモリへのアクセスが読出しアクセスであることを示
    す読出し状態と前記メモリへのアクセスが書込みアクセ
    スであることを示す書込み状態とを含むメモリサイクル
    状態を、前記ＣＰＵから受けてデコードする論理手段が
    設けられており ；(b) 前記メモリ中の前記場所へのアクセスに要するサイ
    クルの量に関するデータをプログラム可能に記憶する記
    憶ファイルが備えられ、この記憶ファイルには、前記デ
    ータに基づいて前記メモリ中の前記場所へのアクセスに
    必要であると決定されたサイクルの量を、当該アクセス
    の完了前に、前記ＣＰＵへ送る転送論理も含まれてお
    り ；(c) 前記ＣＰＵへ送られた前記サイクルの量に対応する
    サイクル数で前記メモリへのアクセスを終わらせるメモ
    リ・タイミング・ユニットが備えられ、前記アドレスレ
    コーダにはページ信号を生じる論理が含まれ、前記ペー
    ジ信号は、受けたアドレスが前記メモリ中の現在アクテ
    ィブである行中の場所に対応しているならばページ・ヒ
    ット状態を示し、受けたアドレスが前記メモリ中の現在
    アクティブである行中の場所ではない場所に対応してい
    るならばページ・ミス状態を示し、受けたアドレスが前
    記メモリ中の場所に対応するが、前記メモリ中には現在
    アクティブである行が存在していないならば、行ミス状
    態を示す信号であり ；前記転送論理によって前記ＣＰＵへ送られるべきサイク
    ルの量は、記憶されている前記データに基づいて、前記
    ＣＰＵからの前記メモリサイクル状態と前記ページ信号
    とに依存して決定されることを特徴とする、中央処理装
    置（ＣＰＵ）とメモリおよびインターフェイス装置を備
    えるコンピュータ装置 。
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