KR970705141A - 컴퓨터 시스템의 edo drams의 버스트 율을 증가시키는 방법 및 장치(an apparatus and method for increasing the burst rate of edo drams in a computer system) - Google Patents

컴퓨터 시스템의 edo drams의 버스트 율을 증가시키는 방법 및 장치(an apparatus and method for increasing the burst rate of edo drams in a computer system) Download PDF

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Abstract

확장 데이타 출력 (EDO) DRAMs(230)를 갖는 컴퓨터 시스템에서 열 어드레스 스트로브 신호를 추적하는 데이타 스트로브(250)를 갖는 메모리 제어기(105), 데이타 스트로브 신호는 소정 지연으로 열 액세스 스트로브 신호를 뒤따르며, 따라서 열 어드레스 스트로브 신호의 임의의 스큐는 본질적으로 데이타 스트로브 신호내에 포함된다. 결과적으로, 데이타는 유효 윈도우의 거의 중앙에서 데이타 스트로브 신호에 응답하여 랫치될 수 있다.

Description

컴퓨터 시스템의 EDO DRAMS의 버스트 율을 증가시키는 방법 및 장치(AN APPARATUS AND METHOD FOR INCREASING THE BURST RATE OF EDO DRAMS IN A COMPUTER SYSTEM).
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 CAS＃ 신호와 DSTB＃ 신호를 도시하며, 메모리 제어기, EDO DRAM 및 데이타 경로 유닛을 포함하는 메모리 시스템의 블록도이다.

Claims (7)

  1. 마스터 클록과 메모리 제어기를 갖는 컴퓨터 시스템의 프로세서로부터의 어드레스로 지정된 DRAM 데이타를 액세싱하기 위해 상기 프로세서로부터의 메모리 액세스 요구에 응답하여 확장 데이타 아웃(EDO) DRAM의 데이타를 액세싱하기 위한 방법에 있어서, a) 상기 어드레스에 응답하여 행을 선택하는 단계; b) 열 엑세스를 위한 제1전이와 제1프리차지 전이를 포함하여, 상기 마스터 클록에 응답하여 열 어드레스 스트로브 신호의 제1사이클을 공급하는 단계; c) 상기 열 어드레스 스트로브 신호의 상기 제1전이와 상기 어드레스에 응답하여 상기 DRAM의 열 어드레스를 액세싱하는 단계; d) 상기 열 어드레스 스트로브 신호에 응답하여 데이타 스트로브 신호를 공급하는 단계; e) 상기 데이타 스트로브 신호에 응답하여, 선택된 DRAM 데이타를 제1프리차지 전이에 후속하여 랫칭하는 단계로 이루어지는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 제2액세스 전이를 갖는 상기 열 어드레스 스트로브(CAS) 신호의 제2사이클을 더 포함하며, 상기 데이타 스트로브 신호는 상기 제2액세스 전이와 거의 동시에 상기 EDO DRAM을 랫치하는 것을 특징으로 하는 방법.
  3. 행 어드레스와 열 어드레스를 공급하기 위한 어드레스 회로와 마스터 클록을 갖는 컴퓨터 시스템에 설비된 확장 데이타 출력(EDO) DRAMs으로부터 데이타 경로로 메모리 요구에 응답하여 데이타를 공급하는 메모리 제어기에 있어서, DRAM 데이타가 이용가능하게 되도록 상기 EDO DRAM 열을 액세스하기 위해 공급된 상기 메모리 요구와 상기 마스터 클록에 응답하여 열 어드레스 스트로브 ＃(CAS＃)신호를 발생시키는 열 어드레스 스트로브(CAS) 회로; 상기 CAS＃ 신호에 응답하여 데이타 스트로브(DSTB)신호를 발생시키기 위해 상기 CAS 회로에 접속된 지연회로; 와 데이타를 상기 데이타 경로 내부로 랫칭하기 위해 상기 DSTB 신호에 응답하는 랫칭회로로 이루어지는 것을 특징으로 하는 메모리 제어기.
  4. 제 4 항에 있어서, 상기 CAS＃ 신호는 일련의 사이클로 제공되며 상기 DSTB회로는 상기 CAS＃ 신호의 제1사이클 동안의 DRAM 데이타 액세스가 CAS＃ 신호의 제2사이클의 시작에서 거의 랫치되도록 상기 DSTB신호를 발생시키는 것을 특징으로 하는 메모리 제어기.
  5. 어드레스 요구와 어드레스를 발생시키며, 마스터 클록 신호를 공급하는 중앙처리장치; 확장 데이타 출력(EDO) DRAM을 포함하는 주메모리; 상기 EDO DRAM으로 부터 데이타를 수신하기 위해 결합된 랫치를 갖는 데이타 경로; DRAM 데이타가 이용가능하게 되도록 EDO DRAM 열을 액세스하기 위해 공급된 상기 메모리 요구와 상기 마스터 클록에 응답하여 열 어드레스 스트로브 ＃(CAS＃)신호를 발생시키는 열 어드레스 스트로브(CAS) 회로를 포함하는 메모리 제어기; 와 상기 CAS＃ 신호에 응답하여 데이타를 데이타 경로의 상기 랫치 내부로 랫칭하기위해 결합되는 데이타 스트로브(DSTB) 신호를 발생시키기 위해 상기 CAS 회로에 결합된 지연회로로 이루어지는 것을 특징으로 하는 컴퓨터 시스템.
  6. 제 5 항에 있어서, 상기 메모리 제어기는 상기 CAS＃ 신호를 일련의 사이클로 제공하며 상기 DSTB 회로는 상기 CAS＃ 신호의 제1사이클 동안의 DRAM 데이타 액세스가 CAS＃ 신호의 제2사이클의 시작에서 거의 랫치되도록 상기 DSTB 신호를 발생시키는 것을 특징으로 하는 컴퓨터 시스템.
  7. 제 5 항에 있어서, 상기 데이타 경로는 마스터 클록에 응답하여, 상기 마스터 클록과 상기 랫치의 상기 데이타를 재동기화하는 회로를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970700638A 1994-07-25 1995-12-28 메모리리소스로부터의데이터를데이터경로유닛에래칭하는방법및장치 KR100300154B1 (ko)

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Application Number Priority Date Filing Date Title
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US08/279,542 US5574787A (en) 1994-07-25 1994-07-25 Apparatus and method for comprehensive copy protection for video platforms and unprotected source material
US08/367,807 US6112284A (en) 1994-12-30 1994-12-30 Method and apparatus for latching data from a memory resource at a datapath unit
US08/367,807 1994-12-30
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496787B1 (ko) * 1997-08-08 2005-09-12 삼성전자주식회사 고속반도체메모리장치의억세스시간을줄이기위한제어방법및컨트롤라

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5526320A (en) 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
US6804760B2 (en) * 1994-12-23 2004-10-12 Micron Technology, Inc. Method for determining a type of memory present in a system
US6470405B2 (en) * 1995-10-19 2002-10-22 Rambus Inc. Protocol for communication with dynamic memory
US6266379B1 (en) 1997-06-20 2001-07-24 Massachusetts Institute Of Technology Digital transmitter with equalization
US6557071B2 (en) * 1998-06-22 2003-04-29 Intel Corporation Memory system including a memory controller having a data strobe generator and method for accesing a memory using a data storage
US6691214B1 (en) * 2000-08-29 2004-02-10 Micron Technology, Inc. DDR II write data capture calibration
US6658604B1 (en) * 2000-10-10 2003-12-02 International Business Machines Corporation Method for testing and guaranteeing that skew between two signals meets predetermined criteria
US6456544B1 (en) * 2001-03-30 2002-09-24 Intel Corporation Selective forwarding of a strobe based on a predetermined delay following a memory read command
US6512704B1 (en) 2001-09-14 2003-01-28 Sun Microsystems, Inc. Data strobe receiver
US6889334B1 (en) * 2001-10-02 2005-05-03 Advanced Micro Devices, Inc. Multimode system for calibrating a data strobe delay for a memory read operation
US7076678B2 (en) * 2002-02-11 2006-07-11 Micron Technology, Inc. Method and apparatus for data transfer

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60117492A (ja) * 1983-11-29 1985-06-24 Fujitsu Ltd 半導体記憶装置
US4792929A (en) * 1987-03-23 1988-12-20 Zenith Electronics Corporation Data processing system with extended memory access
US4953130A (en) * 1988-06-27 1990-08-28 Texas Instruments, Incorporated Memory circuit with extended valid data output time
JP2555900B2 (ja) * 1990-02-06 1996-11-20 日本電気株式会社 半導体メモリの出力制御回路
US5036230A (en) * 1990-03-01 1991-07-30 Intel Corporation CMOS clock-phase synthesizer
US5341488A (en) * 1990-04-11 1994-08-23 Nec Electronics, Inc. N-word read/write access achieving double bandwidth without increasing the width of external data I/O bus
JP2977296B2 (ja) * 1991-02-19 1999-11-15 沖電気工業株式会社 半導体メモリ装置
US5278803A (en) * 1991-09-11 1994-01-11 Compaq Computer Corporation Memory column address strobe buffer and synchronization and data latch interlock
JP3097301B2 (ja) * 1992-04-28 2000-10-10 日本電気株式会社 半導体メモリ装置
EP0607668B1 (en) * 1993-01-21 1999-03-03 Advanced Micro Devices, Inc. Electronic memory system and method
JPH07192470A (ja) * 1993-03-08 1995-07-28 Nec Ic Microcomput Syst Ltd 半導体メモリの出力回路
US5349566A (en) * 1993-05-19 1994-09-20 Micron Semiconductor, Inc. Memory device with pulse circuit for timing data output, and method for outputting data
US5511152A (en) * 1993-09-20 1996-04-23 Digital Equipment Corporation Memory subsystem for bitmap printer data controller
US5488581A (en) * 1993-10-28 1996-01-30 Fujitsu Limited Semiconductor memory device
US5457659A (en) * 1994-07-19 1995-10-10 Micron Technology, Inc. Programmable dynamic random access memory (DRAM)
US5490114A (en) * 1994-12-22 1996-02-06 International Business Machines Corporation High performance extended data out
US5598376A (en) * 1994-12-23 1997-01-28 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5546344A (en) * 1995-06-06 1996-08-13 Cirrus Logic, Inc. Extended data output DRAM interface
US5555209A (en) * 1995-08-02 1996-09-10 Simple Technology, Inc. Circuit for latching data signals from DRAM memory
US5568430A (en) * 1995-12-04 1996-10-22 Etron Technology, Inc. Self timed address locking and data latching circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496787B1 (ko) * 1997-08-08 2005-09-12 삼성전자주식회사 고속반도체메모리장치의억세스시간을줄이기위한제어방법및컨트롤라

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Publication number Publication date
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GB2310938A (en) 1997-09-10
HK1003155A1 (en) 1998-10-16
US6112284A (en) 2000-08-29
DE19581689T1 (de) 1997-06-05
KR100300154B1 (ko) 2001-10-27
AU4742796A (en) 1996-07-24
DE19581689B4 (de) 2007-11-22
WO1996021226A1 (en) 1996-07-11
GB2310938B (en) 2000-03-22

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