KR100300154B1 - 메모리리소스로부터의데이터를데이터경로유닛에래칭하는방법및장치 - Google Patents

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Abstract

확장 테이터 출력(EDO) DRAMs(230)를 갖는 컴퓨터 시스템에서 열 어드레스 스트로브 신호를 추적하는 데이터 스트로브(250)를 갖는 메모리 제어기(105), 테이타 스트로브 신호는 소정 지연으로 열 액세스 스트로브 신호를 뒤따르며, 따라서 열 어드레스 스트로브 신호의 임의의 스큐는 본질적으로 데이터 스트로브 신호내에 포함된다. 결과적으로, 데이터는 유효 윈도우의 거의 중앙에서 데이터 스트로브 신호에 응답하여 랫치될 수 있다.

Description

메모리 리소스로부터의 데이터를 경로유닛에 래칭하는 방법 및 장치
(관련기술의 설명)
전형적인 컴퓨터 시스템에서, 메모리 제어기는 RAM 에 대한 메모리 액세스를 제어하기 위해 프로세서에 연결된다. 특히, 프로세서는 주소를 제공하며, 메모리 제어기는 RAM을 액세스하는 것과 데이터 경로의 데이터를 저장 제어하는 책임을 진다. 다수의 마이크로 프로세서 시스템의 성능은 데이터가 임의 접근메모리(RAM)로부터 판독될 수 있는 속도를 증가시킴으로써 향상될 수 있다.
종래의 저가 RAM 디바이스를 페이지 모드 DRAM과 같은 동적 RAM(DRAM)을 포함한다. 저가 페이지 모드 DRAM을 사용하여 메모리 액세스 시간을 개선시키기 위해 뱅크 인터리브된 설계가 사용되어 왔다.
뱅크 인터리브 설계에서, 페이지 모드 DRAM으로 이루어진 다수의 뱅크가 메모리 제어기 및 데이터 경로에 연결된다. 두 개의 뱅크 인터리브된 디바이스는 단일 뱅크보다 버스트율이 2배인 버스트율을 달성한다. 예를들면, 제1뱅크 및 제2뱅크의 버스트율이 각각 4클록 사이클이면, 두 뱅크사이에서의 메모리 액세스를 교대로 함으로써 2사이클 클록속도가 달성될 수 있다. 뱅크 인터리브 구성의 단점은 인터리브 동작을 처리하기 위해 추가의 로직 및 더 많은 핀 카운트를 포함한다.
고비용 동기 DRAM에 기초한 설계도 이용가능하다. 동기 DRAM 디바이스 매우 고속일 수 있다. 그러나 이러한 디바이스는 비용이 많이들며 높은 버스트율을 제공하는 반면에 저가 DRAM을 사용하는 시스템을 제공하는 것이 유익할 것이다.
"확장 테이타 출력"(Extended Data Out)(EDO)DRAM이라 불리는 새로운 유형의 DRAM 디바이스가 최근에 발표되었다. 이론적으로, 이러한 디바이스는 페이지 모드 DRAM보다 저가로 더욱 양호한 버스트 성능을 달성할 수 있다. 그러나 최대 버스트 모드율을 달성하는 것은 시스템 환경에서 이러한 EDO DRAM의 타이밍 요구조건에 부분적으로 기인하여 달성하기가 곤란할 수 있다. EDO DRAM은 이용할 수 있는 데이터에 대한 시간 길이를 늘린다. 그러나, 이 테이타는 사이클 훨씬 후에까지 이용할 수 없게 되며, 이러한 이용가능성은 다음 사이클까지 계속된다. 지연된 이용가능성은 액세스된 데이터경로 디바이스에서 액세스된 데이터를 스토로빙하고 유효데이타를 획득하는데 있어서 문제점을 발생시킨다.
EDO RAMS의 성능을 증가시키는 EDO DRAMs을 포함하는 메모리 시스템과 이러한 EDO DRAMs을 사용하는 버스트율 시스템을 제공하는 것이 유익하다.
(발병의 배경)
본 발명은 메모리를 액세스하고 데이터 경로에 데이터를 공급하기 위해 메모리 제어기 및 메모리를 갖는 컴퓨터 시스템에 관한 것이다.
도 1은 메모리 제어기 및 주메모리를 포함하는 컴퓨터 시스템의 블록도이다.
도 2는 CAS# 신호와 DSTB# 신호를 도시하며, 메모리 제어기, EDO DRAM 및 데이터 경로 유닛을 포함하는 메모리 시스템의 블록도이다.
도 3은 CAS# 신호에 대한 페이지 모드 DRAM 및 EDO DRAM을 위한 유효 데이타 윈도우의 타이밍을 비교하는 타이밍도이다.
도 4는 평균(이상적)관점, 스큐변화에 의한 변동을 포함하는 실제 관점 및 예시 DSTB# 신호를 도시하는 예를 포함하는 여러 관점에 따른 타이밍도이다.
(발명의 요약)
본 발명은 확장 데이터출력(EDO) DRAMs으로부터 테이타를 판독하기 위해 고버스트율을 가능케하는 스토로브 추적을 갖는 메모리 제어기를 제공한다. 본 발명은 표준 메모리 제어기로 가능한 다른 것보다 저비용으로 고대역폭 메모리 서브시스템을 제공한다. 특히, 본 명세서에 설명된 스트로브 추적은 60ns EDO DRAMs으로부터 데이터를 판독하기 위해 2-클록, 66MHz 버스트율을 제공한다.
메모리 제어기는 컴퓨터 시스템의 확장 데이터 출력(EDO) DRAMs로부터, 프로세서로 부터의 메모리 요구에 응답하여 이미 저장된 데이터를 공급한다. 이 데이터는 데이터 스트로브(DSTB#)신호에 의해 DRAMs로부터 데이터 경로로 랫치된다. 컴퓨터 시스템은 행 어드레스 및 열 어드레스를 공급하는 어드레스 회로 및 마스터클록을 갖는다. 메모리 제어기는 프로세서로부터의 메모리 요구 및 마스터 클록에 응답하여 CAS# 신호를 발생시키는 열 어드레스 스트로브 회로를 포함한다. CAS# 신호는 DRAM 데이터를 이용하기 위해 EDO DRAM 열을 액세스하기 위해 공급된다. 타이밍 지연회로는 CAS# 신호에 응답하여 DSTB# 신호를 발생시키기 위해 CAS 회로에 연결된다. 데이터 경로의 랫칠 회로는 DSTB# 신호에 응답하여, EDO DRAM으로부터 랫치로 데이터를 랫칭한다. EDO DRAM의 데이터를 액세싱하는 방법은 행 어드레스 및 RAS# 신호에 응답하여 행을 선택하는 단계와, 마스터 클록에 응답하여 CAS# 신호의 제1사이클을 공급하는 단계를 포함한다. 제1사이클은 데이터를 판독하기 위해 열액세스를 표명하는 제1전이와, 다음 사이클을 위해 DRAM을 프리차지하기 위한 제2전이를 갖는다. CAS#의 제1전이시, 열 어드레스에 의해 지정된 열은 DRAM의 엑세스 된다. DSTB# 신호는 CAS# 신호의 제1전이에 응답하여 공급된다. 데이터는 DSTB# 신호에 응답하여 DRAM으로부터 데이터 경로 유닛으로 랫치된다. 바람직한 실시예에서, DSTB# 신호는 데이터가 제2사이클의 시작에서, 특히 제2사이클에 대한 제1전이에서 클록되도록 시간이 정해진다.
(바람직한 실시예의 상세한 설명)
도 1 내지 도 4는 예시목적으로 본 발명의 여러 실시예를 개시한다. 당업자는 본 명세서에 설명된 방법 및 구조에 의해 예시된 본 발명의 원리로부터 벗어나지 않고 대한 실시예가 채용될 수 있음을 인식할 것이다.
(발명의 개관)
본 명세서에 설명된 시스템에서, 메모리 제어기는 마스크 클록신호 보다 열 어드레스 스트로브(CAS#)신호를 추적하는 데이터 스트로브(DSTB#)신호를 산출한다. DSTB# 신호는 CAS# 신호의 소정 지연후에, 메모리로부터 데이터 경로 디바이스로 데이터를 랫치한다. DSTB# 신호는 CAS# 신호를 추적하기 때문에, 전파지연의 차이 및 경과시간 차이는 전체적으로 제한되거나 제거됨으로써 데이터는 짧은 클록 사이클 범위내에서 유효증가 데이터 유효 윈도우내에 랫치된다. 또한 DSTB# 신호는 파이프라인 방식으로 EDO DRAM으로부터 데이터를 랫치하는데 사용될 수 있다. 즉 데이터를 랫치하는 에지 이벤크가 다음 액세스 사이클을 시작하기 위해 사용될 수 있다.
요약하며, DSTB# 신호는 마스터 클록보단 CAS# 신호를 추적하기 때문에, DSTB# 신호는 유효데이타 윈도우의 중앙에서 이상적으로 시간이 정해질 수 있다. 더욱이 CAS# 신호에서의 지연 또는 스큐도 DSTB# 신호에 나타남으로써 유효테이타 윈도우를 효과적으로 확대시킨다. 결과적으로 본 발명은 현재의 단일 뱅크구현에 대해 매우 증가된 저비용 뱅크 인터리브된 구현 성능을 제공한다.
(컴퓨터 시스템)
본 발명의 컴퓨터 시스템을 도시하는 블록도인 도 1이 참조된다. 도1에 도시된 바와 같이, 본 발명의 컴퓨터 시스템(100)은 일반적으로 정보를 통신하기 위한 버스(101), 명령어를 처리하기 위해 버스에 연결된 프로세서(102), 프로세서(102)를 위해 데이터 및 명령어를 저장하기 위해 버스(101)에 연결된 주메모리(103) 및 프로세서(101)를 위해 데이터 및 명령어를 임시로 저장하기 위해 버스(101)에 연결된 캐쉬 메모리(104)로의 액세스를 제어하기 위해 버스(101)에 연결된다.
컴퓨터 시스템(100)은 컴퓨터 사용자에게 정보를 디스플레이 하기 위해 버스(101)에 연결된 디스플레이장치(110)와 프로세서(102)로의 명령어 선택과 정보 통신을 위해 버스(101)에 연결된 영문자숫자 입력 디바이스(112)와 컴퓨터 시스템(100)을 위한 데이터를 저장하기 위해 버스(101)에 연결된 저장 디바이스(114)를 포함한다.
(메모리 제어 시스템)
이제 본 발명의 일실시예를 나타내는 블록도인 도 2가 참조된다. 도 2도에 도시된 바와 같이, 프로세서(102)는 어드레스 버스(200) 및 데이터 버스(205)에 의해 메모리 제어기(105)에 연결된다. 어드레스 스트로브(ADS#) 신호(210)는 메모리 서브시스템으로의 판독 및 기록 사이클을 개시시키기 위해 프로세서(102)에 의해 사용된다. 마스터 클록 신호(212)는 프로세서(102)에서 발생되어 메모리 제어기(105)에 공급된다.
메모리 제어기(105)는 제어 및 주소신호를 주메모리(103)에 제공하기 위해 연결된다. 주메모리(103)는 열 및 행으로 조직되는 확장 데이터 출력(EDO) DRAM 디바이스(230)와 같은 다수의 메모리 디바이스를 포함한다. 제2 EDO DRAM(232)D과 같은 추가의 EDO DRAM도 주메모리(103)에 제공될 수 있다.
메모리 제어기(105)로부터, 행 어드레스 스트로브(RAS#)신호(215) 및 열 어드레스 스트로브(CAS#) 신호 (220)가 EDO DRAM(230)을 포함하여, 주 메모리(103)의 각각의 메모리 디바이스에 공급된다. ADS#(210), RAS#(215) 및 CAS#(220)신호는, 이를 신호가 표명되었을 때 로우(즉, 활성로우)임을 나타내기 위해 "#"가 표기된다.
행 어드레스 및 열 어드레스는 버스(224 및 226)통하여 공급된다.
정상적인 동작 모드에서, 프로세서(102)는 어드레스를 어드레스 버스(200)에 제공하며 ADS# 신호(210)를 메모리 제어기(105)에 표명한다. 프로세서(102)로부터의 어드레스 및 제어신호에 응답하여, 메모리 제어기(105)는 CAS#(220) 및 RAS#(215)신호를 통하여 DRAM(230)의 적절한 행 및 열을 액세스한다. 적절한 행은 행 어드레스 버스(224)상에서 지시되고, 적절한 열은 열 어드레스 버스(226)상에서 지시된다. 적절한 행은 RAS#(215) 신호를 스트로빙함으로써 액세스되고, 적절한 열 어드레스는 CAS#(220) 신호로 사용하여 순차로 액세스된다.
CAS 발생회로(240)는 마스터 클록으로부터 CAS# 신호를 발생시키기 위해 메모리 제어기(105)내에 포함된다. CAS# 신호를 발생시키는 경로는 종래의 버퍼, 플리플롭 및 로직을 포함한다. 결과는 마스터 클록에 대해 CAS# 신호를 지연시키는 지연주기이다. 이 지연은 "스큐"라고 용어정의될 수 있다.
스큐 시간량은 다양한 이유로 변화한다. 이 이유는, 제조 로트의 차이가 스큐변화를 야기시킬 수 있다. 예를들어, 제1제조 로트는 "고속 실리콘"을 가질 수 있고, 제2제조 로트는 저속일 수 있다. 더욱이, 스큐는 작동온도변화에 의해 영향을 받을 수 있다. 메모리 제어기(105)에 공급된 전압인 전압(Vcc) 또한 스큐에 영향을 받을 수 있다.더욱이 스큐변화는 로딩변화에 의해 야기될 수 있다. 예를들어, 만일 CAS# 신호(220)가 8개 DRAM 디바이스로 분할된다면, 8개 디바이스에 대한 로딩은 단지 일 DRAM 다바이스만이 CAS# 신호에 접속되어야 한다면 상당한 지연을 야기할 것이다.
DSTB# 신호(250) CAS 발생회로(240)로부터 발생되며, 따라서 CAS# 신호에서 명백한 대다수의 스큐는 내재적으로 DSTB# 신호에 포함된다. CAS 발생회로(240)내에 내재된 것에 추가하여 CAS# 신호(220)에 의해 경험된 임의의 추가지연은 지연박스(251)에 도시되어 있다 이러한 추가지연은 예를들어, 평균로딩, 경과시간 또는 다른 요인에 의해 야기될 수 있다. 타이밍 지연은, 유효 데이터 윈도우의 중앙에서 데이터 스트로브(DSTB#) 신호(250)를 이상적으로 시간을 정하기 위해 박스(252)내에 포함된다. 특히, 타이밍 지연회로(252)의 적절한 타이밍을 CAS# 신호(220)에 제공하기 위해 추가의 지연(251)과 함께 최적화된다.
DSTB# 신호(250)는 데이터 경로 유닛(270)내에서 데이터 랫치(260)를 제어하기 위해 제공된다. 랫치(260)는 주메모리의 EDO DRAM중의 하나에서 액세스된 데이터를 수신하기 위해 그리고 DSTB# 신호(250)에 응답하여 데이터 경로유닛(270)에 랫치시키기 위해 연결된다. 프로세서(102)로부터의 마스터 클록신호(212)는 또한 데이터 경로 유닛(270)에 접속된다. 마스터 클록(212)으로 랫치(260)의 데이터를 동기화시키기 위해 데이터를 랫칭한 후에 동작하는 회로가 데이터 경로 유닛(270)내에 포함된다.
(CAS# 신호(220)와 DSTB# 신호(250)의 상대 타이밍에 대한 토의)
이제 DSTB# 신호(250)에 대한 CAS# 신호(220) 타이밍을 도시하는 도3 및 도4를 참조한다.
먼저 도 3을 참조하면, 유효 데이터 윈도우가 페이지 모드 DRAM에서 이용가능한 것과 유효 데이터 윈도우가 EDO DRAM에서 이용가능한 것 간의 비교를 나타내고 있다. 활성 로우인 CAS#(220)은 제1 CAS# 전이(300)에 의해 표명된다. 결과적으로, 페이지 모드 DRAM에서, 데이터는 우선 타임(310)에서 이용가능하다. 후속하여, CAS# 신호(220)의 다음 사이클에 대해 준비하기 위해 상향 전이(320)는 프리차징이 시작된 후, 유효데이타 윈도우는 전이(330)에서 닫히며 데이터는 더 이상 이용불가능하다. 페이지 모드에 대한 유효 데이터 윈도우의 전체 시간은 tpm이다. 전형적으로, 데이터는 마스크 클록을 사용하여 페이지 모드 DRAM을 위해 스트로브된다.
EDO DRAM에 대해, CAS# 표명(300)은 액세스를 개시시키는 이벤트이지만, 데이터는 전이(340)까지 이용불가능하고, 320에서 프리차지 개시후에까지 이용할 수 없을 것이다. 따라서, EDO DRAM을 위힌 유효 데이터 윈도우가 페이지 모드 DRAM 보다 훨씬 후의 사이클에서 시작함을 알 수 있다. 다음 사이클을 위해 CAS# 신호가 표명된 후, 유효 데이터 윈도우는 소정 시간동안 지속한다. 이 소정시간에서, 전이(360)에서, 유효 데이타 윈도우는 닫힌다. EDO를 위해 유효데이타가 이용가능한 동안의 시간은 페이지 모드에 대한 유효 데이터 시간(TPM)보다 긴 TEDO이다.
설명된 이유로 해서, 데이타 출력은 스트로부하기 위해 마스터 클록을 사용하는 것은 어렵다.
이제 CAS# 신호(220)의 다양한 파형, 유효테이타 윈도우 및 DSTB# 신호(250)를 비교하며 도시하는 타이밍 도인 도4을 참조한다. 평균(이상적)신호는 스큐를 고려하는 실제 신호에 비교한다. 예에서, CAS# 신호(220), 유효 윈도우 및 DSTB# 신호(250)가 도시되어 있으며, DSTB# 신호 및 유효 윈도우가 CAS#(220)에서의 스큐와 함께 이동하는 법을 도시한다.
마스터 클록(212)은 임의의 종래 방식으로 프로세서(102)로부터 기준신호파형(400)을 제공한다. 도 4에 도시된 CAS# 신호는 이론적인 신호(410), 실제신호(430) 및 예시신호(450)를 포함한다. 상기한 바와 같이, 모든 CAS# 신호는 마스터클록(212)으로부터 유도된다. 평균 CAS# 표명(412)에서 유효 윈도우는 전이(422)에서 시작하여 계속된다. EDO DRAM 디바이스에 의해 결정된 시간에서, CAS# 파형(410)의 제2표명(424), 유효 윈도우는 전이(426)에서 종료한다. 따라서 유효 데이타 윈도우는 시간(422)에서 부터 시간(426)까지 계속한다. 때때로, 유용한 상세사항 TCAC는 전이(428)에서 CAS#의 프리차지 표명으로부터 측정되고, 시간(422)에서 유효 데이터 윈도우의 시작까지 계속된다.
이제 실제 CAS# 파형(430) 및 실제 유효 데이터 윈도우(440)에 대해 설명한다. 스큐시간(TSM)은 일반적인 동작 환경하에서 이상적 파형(410)에서 타이밍 변화를 야기하며, 타이밍 변화가 평균 파형으로부터 임의 방향으로 T sm 만큼 변화하는 것으로 도시되는 실제 파형(430)결과로 된다. 상기한 바와 같이, 타이밍 변화는 제조로트, 온도, Vcc 및 로딩 변화와 같은 요인에 의한 결과일 수 있다. CAS# 신호에서의 임의의 변화는 테이타 이용가능성의 타이밍에 대해 직접 영향을 미친다. 따라서, 시간(TSM)은 유효 데이타 윈도우를 위한 실제 파형(44)에 영향을 미친다. 이러한 피할 수 없는 변화에 기인하여 마스터 클록에 대한 어떤 데이터 유효성에 대한 시간은 시간(442)까지 발생하지 않는다. 더욱이, 윈도우는 이러한 변화에 기인하여 그 끝에서 축소된다. 결과적으로는 유효 데이터 윈도우의 전체 길이가 감소된다.
고속을 위해 사이클의 길이가 감소됨에 따라 유효 데이터 윈도우는 더욱 감소되며 타이밍 변화는 더욱 중요하게 된다. 그러므로, 고속 동작 속도에서 유효 데이터 윈도우는 작으며 마스터 클록에 대한 그것의 타이밍은 마스터 클록이 데이터를 저장하는데 신뢰성있게 사용될 수 없는 정도이다.
파형(450, 460 및 470)에 의해 도시된 예에서, CAS# 신호(220)는 시간(TSM)만큼 시프트(지연)되어 있다. 결과적으로, 유효 데이터 윈도우도 시간(TSM)만큼 시프트되어 있다 데이터가 이 유효 데이터 윈도우의 중간에서 스트로보브되도록 보장하기 위해, DSTB# 파형(470)은 CAS# 파형(450)을 추적하며, 따라서 DSTB# 파형(470)도 시간량(TSM)만큼 시프트된다. 결과적으로, 데이터는 향상된 정확도를 위해 유효 윈도우의 중간에서 클록될 수 있다. 유익하게, 사이클 주기는 유효 윈도우 동안 정확한 데이터 랫칭을 보장하면서 감소될 수 있다.
구현된 실시예에서, DSTB# 신호(250)는 CAS 발생회로(240)에 의해 제공된 CAS# 신호로부터 유도된다. 따라서 CAS# 신호와 DSTB# 신호간의 타이밍 변화는 제조로트, 온도 및 Vcc와 같은 요인에 대해 최소화된다. 그러나, 일실시예에서, 로딩 변화에 기인한 스큐변화는, 비용 고려사항에 기인하여, DSTB#에 의해 추적되지 않는다. 본 실시예에서, CAS 발생회로(240)로부터의 CAS# 신호는 8개 신호로 분할되며, 각각의 신호는 주메모리의 별개의 DRAM에 공급된다. 이들 신호의 각각을 조합하고 본 발명의 구현을 위해 DSTB# 신호를 생성하기 위해 각각의 신호를 사용하는 비용은 달성될 수 있는 추가의 정확도를 정당화하지 않는다. 따라서, 바람직하고 비용 효과적인 접근을 CAS 발생 회로(240)로부터의 CAS# 신호를 추적하는 것이다.
상기의 설명으로부터, 본 명세서에 개시된 본 발명은 DRAMs 에 대한 신규의 유익한 메모리 제어 시스템을 제공하는 것이 명백하다. 당업자에 의해 알 수 있는 바와 같이, 본 발명은 정신 또는 필수적 특징으로부터 벗어나지 않고 다른 특정형태로 구현될 수 있다. 다음의 특허청구의 범위는 본 발명의 범위를 나타내며 특허청구의 범위와 등가의 범위 및 의미내에서의 모든 변화는 본 특허청구의 범위내에 포함된다.

Claims (14)

  1. 확장된 데이터 출력 동적 임의 접근 메모리 디바이스(EDO DRAM)로부터 출력된 데이터를 경로 유닛에 랫칭하는 방법에 있어서, EDO DRAM이 유효 데이터 간격 동안 데이터를 출력하도록 EDO DRAM에 어드레스 스트로브 신호를 표명하는 단계 ; 어드레스 스트로브 신호의 표명에 응답하여, 유효 데이터 간격의 중앙과 어드레스 스트로브 신호의 표명사이에 경과된 시간과 같게 되는 소정 시간 주기동안 열 어드레스 스트로브(CAS#) 신호를 지연시키는 단계 ; 및 EDO DRAM에 의해 출력된 데이터를 상기 데이터 경로 유닛에 래칭하기 위해 소정 시간 주기동안 지연 시킨 후 데이터 경로 유닛에 데이터 스트로브 신호로 표명하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 어드레스 스트로브 신호를 표명하는 단계는 EDO DRAM 내의 저장 열을 식별하는 어드레스를 EDO DRAM 내에 스트로빙시키기 위해 열 어드레스 스트로브 신호를 표명하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 데이터 스트로브 신호를 표명하는 단계 이전에 상기 어드레스 스트로브 신호를 표명해제 하는 단계를 더 포함하는 것을 특징으로 하는 방법
  4. 확정된 데이터 출력 동적 임의 접근 메모리 디바이스(EDO DRAM)가 유효 테이터 간격 동안 테이터를 출력하도록 EDO DRAM에 어드레스 스트로브 신호를 표명하도록 구성된 스트로브 회로; 및 상기 스트로브 회로에 연결되며, 어드레스 스트로브 신호의 표명에 응답하여, 유효 데이터 간격의 중앙과 어드레스 스트로브 신호의 표명사이에 경과된 시간과 같은 소정 시간 주기동안 열 어드레스 스트로브(CAS#) 신호를 지연시킨 후 출력데이터를 데이터 경로유닛에 랫칭시키기 위해 데이터 스트로브 신호를 표명하도록 구성된 지연회로를 포함하는 것은 특징으로 하는 메모리 제어기
  5. 제4항에 있어서, 상기 어드레스 스트로브 신호는 열 어드레스 스트로브 신호인 것을 특징으로 하는 메모리 제어기
  6. 제4항에 있어서, 상기 스트로브 회로는 데이터 스트로브 신호가 상기 지연회로에 의해 데이터 경로에 표명되기 이전에 어드레스 스트로브 신호를 표명해제 하도록 구성되는 것을 특징으로 하는 메모리 제어기
  7. (2회정정) 마스터 클록 신호를 발생시키는 클록회로 ; 어드레스 입력 및 어드레스 스트로브 입력을 가지며, 어드레스 스트로브 신호가 상기 어드레스 스트로브 입력에서 검출될 때 상기 어드레스 입력에 존재하는 어드레스에 의해 지시된 데이터 값을 출력하도록 구성된 확장된 데이터 출력 동적임의 접근 메모리 디바이스(EDO DRAM) ; 상기 EDO DRAM에 의해 출력된 데이터 값을 수신하도록 연결된 데이터 입력과 데이터 스트로브 입력을 가지며, 이 데이터 스트로브 입력에서의 데이터 스트로브 신호의 검출에 응답하여 데이터 값을 래칭하도록 구성되는 데이터 경로 유닛 ; 및 메모리 제어기를 포함하며, 이 메모리 제어기는 ; 상기 EDO DRAM이 유효 데이터 간격 동안 데이터 값을 출력하게 하기 위해 상기 마스터 클록 신호의 전이에 응답하여 상기 EDO DRAM에 어드레스 스트로브 신호를 표명하는 스트로브 회로화, 어드레서 스트로브 신호의 표명에 응답하여, 유효 데이터 간격의 중앙과 어드레스 스트로브 신호의 표명사이에 경과된 시간과 실질적으로 같은 소정 시간 주기동안 열 어드레스 스트로브(CAS#) 신호를 지연시킨 후 상기 데이터 경로 유닛에 데이터 스트로브 신호를 표명하는 지연 회로를 포함하는 것을 특징으로 하는 컴퓨터 시스템
  8. 제7항에 있어서, 상기 어드레스를 열 어드레스이고 어드레스 스트로브 신호는 열 어드레스 스트로브 신호인 것을 특징으로 하는 컴퓨터 시스템
  9. 제 7항에 있어서, 상기 데이터 경로 유닛은 래칭된 데이터를 마스터 클록신호로 재동기화 시키도록 구성된 재동기화 회로를 포함하는 것을 특징으로 하는 컴퓨터 시스템
  10. 제10항에 있어서, 하나의 프로세서를 더 포함하며 상기 클록회로는 상기 프로세서내에 포함되는 것을 특징으로 하는 컴퓨터 시스템
  11. 제7항에 있어서, 상기 스트로브 회로는 데이터 스트로브 신호가 상기 지연회로에 의해 상기 데이터경로 유닛에 표명되기 이전에 어드레스 스트로브 신호를 표명해제 하도록 구성되는 것을 특징으로 하는 컴퓨터 시스템
  12. (정정) 확장된 데이터 출력 동적 임의 접근 메모리 디바이스(EDO DRAM)가 유효 데이터 간격 동안 데이터를 출력하도록 EDO DRAM에 어드레스 스트로브 신호를 표명하는 수단 ; 및 어드레스 스트로브 신호의 표명에 응답하여, 유효 데이터 간격의 중앙과 어드레스 스트로브의 신호의 표명사이에 경과된 시간과 같은 소정 시간 주기동안 열 어드레스 스트로브(CAS#) 신호를 지연시킨 후 데이터를 데이터 경로 유닛에 래칭시키기 위해 데이터 스트로브 신호를 표명하는 수단을 포함하는 것을 특징으로 하는 메모리 제어기
  13. 제12항에 있어서, 상기 어드레스 스트로브 신호는 열 어드레스 스트로브 신호인 것을 특징으로 하는 메모리 제어기
  14. 제12항에 있어서, 어드레스 스트로브 신호를 표명하는 상기 수단은 데이터 스트로브 신호를 표명하는 상기 수단에 의해 상기 데이터 경로 유닛에 데이터 스트로브 신호가 표명되기 이전에 상기 어드레스 스트로브 신호를 표명해제 하는 수단을 포함하는 것을 특징으로 하는 메모리 제어기.
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