JPH02134797A - インタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＤＲＡＭ等の半導体記憶装置と外部装置との
間に設けられたインタフェース回路に関するものである
。

（従来の技術〕 第５図は従来のＤＲＡＭのインタフェース回路を示すブ
ロック構成図である。同図に示すように、インタフェー
ス回路１は、行アドレスストローブ信号ＲＡ　Ｓ　（Ｒ
ＯＷ　Ａｄｄｒｅｓｓ　５ｔｒｏｖｅ）および列アドレ
スストローブ信号ＣＡ　Ｓ　（Ｃｏｌｕｍｎ　Ａｄｄｒ
ｅｓｓ　５ｔｒｏｖｅ）を、外部に設けられたバッファ
２および３を介してＲＡＳ信号線ＬＲおよびＣＡＳ信号
線ＬＣに出力している。

また、データ信号１！！ＬＤに取込まれたデータを内部
バッファ４を介してラッチ部５に取込んでいる。なお、
内部バッファ４はデータ取込信号Ｓ４が“ＨＩＴレベル
の時に活性状態となる。

ＤＲＡＭチップチップ間４はそれぞれ、ＲＡＳ信号線Ｌ
Ｒ，ＣＡＳ信号線ＬＣおよびデータ信号線ＬＤに接続さ
れている。

第６図は、第５図で示したインタフェース回路１の読出
し動作を示したタイミング図である。以下、同図を参照
しつつ読出し動作の説明をする。

信号ＲＡＳの゛Ｌ″レベル立下りをトリガとして行アド
レスが指定され、信号ｃＡｓのＬ　１１レベル立下りを
トリガとして列アドレスが指定される。

その結果、ＤＲＡＭチップチップ間４におけるアクセス
すべきメモリセルが決定するため、同図に示すように信
号ＣＡＳの立下り後、時間ｔＤ経過時に当該メモリセル
に格納されたデータＤｔがデータ信号線ＬＤに取込まれ
る。つまり、信号ＣＡｓの立下りがＤＲＡＭチップチッ
プ間４に対し、データ信号線ＬＤへのデータ出力を要求
していることになる。

その後、データ取込信号Ｓ４が“ＨＩＴに立上り、この
信号Ｓ４がＨ”レベルの期間中は、ラッチ部５にデータ
信号線ＬＤに取込まれたデータＤｔがラッチされる。以
上が読出し動作である。

なお、インタフェース回路１とＲＡＳ信号線ＬＲおよび
ＣＡＳ信号線ＬＣ間にバッファ２．および３を設けたの
は、ＲＡＳ信号線ＬＲおよびＣＡＳ　Ｉ目線ＬＣに接続
されるＤＲＡＭチップ数が増えた場合、浮遊容量の増加
により、信号ＲＡＳおよび信号ＣＡＳの波形がなまるの
を防ぐためである。

第７図は、信号ＲＡＳおよび信号ＣＡＳがなまった場合
のインタフェース回路１の読出し動作を示したタイミン
グ図である。同図に示すように、信号ＣＡＳの波形がな
まると、信号ＣＡＳが、“Ｌ”レベルと認識される電位
に達する時間が遅れてしまうため、データ信号線ＬＤに
データＤｔが取込まれるタイミングが遅れてしまう。

一方、データ取込信号Ｓ４の“ＨＩＩレベルとなるタイ
ミングは変化しないため、最悪の場合、同図に示すよう
に、データ信号線ＬＤにデータＤ。

が取込まれる期間ｔｄと、データ取込信号Ｓ４が“ＨＩ
Ｉレベルの期間ｔ４とが完全にずれてしまい、正確な読
出しが行えなくなる。なお、読出しが正確に行なえるた
めには、最低限、データ取込信号Ｓ４の立下り時には、
データ信号線り、ＤにデータＤｔが取込まれている必要
がある。

バッファ２．３は上記した問題が生じないように設けら
れたものである。

（発明が解決しようとする課題） 従来のインタフェース回路は以上のように構成されてお
り、正確な読出し動作を実行するため、インタフェース
回路１とＲＡＳ信号線ＬＲおよびＣＡＳ信号線ＬＣとの
間にバッファ２．３を設ける必要があった。

このため、インタフェース回路１とＤＲＡＭを含ｌυだ
回路の部品数がバッファ２．３を設ける分、増加してし
まい、該回路形成のための製造工程数も増加してしまう
という問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、バッフ？を介することなくＤＲＡＭ等の半導
体記憶装置と接続する可能なインタフェース回路を得る
ことを目的とする。

〔課題を解決するための手段〕

この発明にかかるインタフェース回路は、データ出力要
求信号を活性化させて、半導体記憶装置に対しデータ線
へのデータ出力を要求し、データ取込信号の活性化に応
じて、前記データ線に取込まれたデータを読込む回路で
あり、前記データ取込信号を、前記データ出力要求信号
の活性期間中に活性状態となるように設定している。

〔作用〕

この発明におけるデータ取込信号は、データ出力要求信
号の活性期間中に活性状態となるように設定されている
ため、データ取込信号の活性期間は、データ出力要求信
号の活性期間に応じて変化する。

（実施例〕 第１図はこの発明の一実施例であるインタフェース回路
を示すブロック構成図である。同図に示すように従来と
異なり、データ取込信号８４’　は、信号ＣＡＳをイン
バータ６で反転して得られる信号として設定されている
。

一方、従来、インタフェース回路１とＲＡＳ信号線ＬＲ
およびＣＡＳ信号線しＣとの間に設けられていたバッフ
ァ２．３は取除かれた。なお、他の構成は従来と同様で
あるので説明は省略する。

第２図は、ＲＡＳ信号線ＬＲおよびＣＡＳ信号線ＬＣに
接続されるＤＲＡＭチップ数が少なく、信号ＣＡＳ、Ｒ
ＡＳの立下りがなまらない場合（以下、「正常時」と言
う。）の、インタフェース回路１の読出し動作を示すタ
イミング図である。

同図に示すように、データ取込信号Ｓ４’の立下り時に
は、データ信号１！ＬＤにデータＤｔは確実に取込まれ
ており、正確に読出しが行える。

第３図はＲＡＳ信号線ＬＲおよびＣＡＳ信号線ＬＣに接
続されるＤＲＡＭチップ数が多く、信号ＣＡＳ、ＲＡＳ
の立下りが、かなりなまった場合の、インタフェース回
路１の読出し動作を示すタイミング図である。同図に示
すように、信号ＣＡＳの立下りがなまるため、信号ＣＡ
Ｓが、“Ｌ　１１レベルと認識される電位になる時刻は
、正常時に比べΔを時間遅くなる。このため、データ信
号線ＬＤにデータＤｔが取込まれる時間も正常時よりΔ
を時間程度遅れる。

一方、データ取込信号Ｓ４’も信号ＣＡＳが１１　Ｌ　
１ルベルと認識される電位に達してはじめて”　Ｈ”レ
ベルとなるため。正常時よりもΔを時間遅れる。その結
果、同図に示すようにデータ取込信＠８４′の立下り時
には、データ信号線ＬＤにデータＤｔが確実に取込まれ
ているため、正確な読出しが行える。

このように、ＤＲＡＭに対し、データ線へデータの出力
を要求する信号である信号ＣＡＳの反転信号を、データ
取込信号８４’　として設定したため、信ＱＣＡＳの波
形のなまり具合に応じてデータ取込信号Ｓ４’の立上り
、立下り時刻が変化し、信号ＣＡＳの波形がなまっても
、正確な読出しが行える。その結果、インタフェース回
路とＲＡＳ信号線ＬＲ及びＣＡＳ信号線ＬＣとの間に、
バッファを挿入する必要がなくなり、インタフェース回
路とＤＲＡＭを含んだ回路の部品数も減少し、該回路形
成のための製造工程数も減少する。

第４図は、データ出力要求信号がイネーブル信号ＥＮで
ある場合のインタフェース回路の読出し動作を示すタイ
ミング図である。なお、この場合のインタフェース回路
のデータ取込信号Ｓ４’　はイネーブル信号ＥＮをイン
バータで反転させた反転信号に設定されている。

〔発明の効果〕

以上説明したように、この発明によれば、データ取込信
号を、データ出力要求信号の活性期間中に活性状態とな
るように設定したため、データ取込信号の活性期間は、
データ出力要求信号の活性期間に応じて変化する。

その結果、この発明によるインタフェース回路は、バッ
フ？を介することなく半導体記憶装置と接続することが
できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるインタフェース回路
を示すブロック構成図、第２図および第３図はその実施
例のインタフェース回路の読出し動作を示すタイミング
図、第４図は他の実施例のインタフェース回路の読出し
動作を示すタイミング図、第５図は従来のインタフェー
ス回路を示すブロック構成図、第６図および第７図は従
来のインタフェース回路の読出し動作を示すタイミング
図である。 図において、１はインタフェース回路、４は内部バッフ
１．５はラッチ部、６はインバータ、ＣＡｓは行アドレ
スストローブ信号、Ｓ４’　はデータ取込信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）データ出力要求信号を活性化させて、半導体記憶
   装置に対しデータ線へのデータ出力を要求し、データ取
   込信号の活性化に応じて、前記データ線に取込まれたデ
   ータを読込むインタフェース回路において、 前記データ取込信号を、前記データ出力要求信号の活性
   期間中に活性状態となるように設定したことを特徴とす
   るインタフェース回路。