JPH03194790A - バッファ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体技術さらにはバッファ記憶装置の形成
に適用して有効な技術に関するもので、例えば、バッフ
ァ記憶方式を採用した情報処理システムにおけるキャシ
ュメモリの形成に利用して有効な技術に関するものであ
る。

［従来の技術］ 従来、バッファ記憶方式を採用したマイクロコンピュー
タシステムにおいて、ＤＲＡＭ等からなる主記憶装置内
の情報のうち使用頻度の高いものを抽出して予めキャッ
シュメモリ内のデータアレイ部に入れておいて、これを
キャッシュ・コントローラと呼ばれる記憶管理装置によ
って呼出し制御し、もってスループットを向上させるよ
うにされているものがある。

キャッシュメモリは、マイクロコンピュータ（ｃｐｕ）
から出力されるアドレス信号によってアクセスされ、ア
ドレス信号に対応する所望のデータがキャッシュメモリ
内にあると一致（ヒツト）を示す信号を出力し、当該ヒ
ツト信号の発生によりＣＰＵは直ちにデータを得ること
ができ、従ってシステムのスループットが向上される。

キャッシュ・コントローラは、ＣＰＵから出力されるア
ドレス信号に対応するデータがキャッシュメモリにない
と判定すると、不一致（ミスヒツト）を示す信号を出力
する。すると、例えば、メモリ管理ユニットがキャッシ
ュメモリ外部の主メモリをアクセスして所望のデータを
得るようになっている。

従来、′この種のキャッシュメモリでは、高速性を重視
してアドレスアレイのメモリ部をＳ　ＲＡＭで構成し、
一方、データ量を多くしてヒツト率向上を図るべくデー
タアレイのメモリ部を占有面積の小さいＤＲＡＭによっ
て構成していた。具体的には、例えば、アドレスアレイ
のメモリ部を高速性の優れた４トランジスタ＋２抵抗の
ＳＲＡＭメモリセルでｔＩ５″Ｉ成し、一方、データア
レイのメモリ部を同一チップ面積内でより高集積化が達
成できるｌトランジスタ＋１キヤパシタのＤＲＡＭメモ
リセルで＋１１１￥成していた。

［発明が解決しようとする課題］ ところが、アドレスアレイのメモリ部をＳＲＡＭで構成
し、一方、データアレイのメモリ部をＤＲＡＭによって
ｔｉｌｔ成したバッファ記憶装置によれば、下記のよう
な問題があった。

即ち、単一のチップ上に形成される上記バッファ記憶装
置にあってはアドレスアレイのメモリ部をＳＲＡＭにて
形成するため、ＳＲＡＭの形成に必要な高抵抗ポリＳｉ
プロセスにより、製造プロセスが長くなってしまうとい
う問題である。

本発明は、かかる点に鑑みてなされたもので、ヒツト率
の向上と、製造プロセスの簡略化の要請とを同時に満足
させるような構造を持つバッファ記憶装置を提供するこ
とを目的としている。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、本発明のバッファ記憶装置は、上記目的を達
成するため、アドレスタグの入るアドレスアレイと、上
記タグに対応したデータの入るデータアレイとが同一チ
ップ上に形成されているバッファ記憶装置において、上
記アドレスアレイおよびデータアレイのメモリ部の双方
をＤＲＡＭ型メモリセルで（ｎ成したものである。

［作用］ 上記した手段によれば、アドレスアレイおよびデータア
レイのメモリ部の双方をＤＲＡＭ型メモリセルで構成し
たので、従来ＳＲＡＭ形成時に必要であった高抵抗ポリ
Ｓｉ形成プロセスが不要となるという作用によって、製
造プロセスにおけるスループットが向上することとなる
。

［実施例］ 以下、本発明に係るバッファ記憶装置の実施例を図面に
基づいて説明する。

第１図りは、本発明をキャッシュメモリに適用した場合
の概略構成が示されている。

同図のキャッシュメモリ１０は、全体が１チツプ内に構
成され、一つの半導体基板上に形成されたアドレスタグ
の入ったアドレスアレイ部１、データの入ったデータア
レイ部２、タグ比較器３、セレクタ４、クロックパルス
等種々の制御信号が入力されるＣＰＵインタフェース５
、システムバス・インタフェース６等から成り、当該キ
ャッシュメモリ１０は、主メモリ（図示せず）が接続さ
れたシステムバス１１とＣＰＵバス１２との間に接続さ
れる。

次に斯る構成のキャッシュメモリ１０の動作について説
明する。先ず、ＣＰＵ　（図示せず）からＣＰＵバス１
２を介して与えられたアドレス信号ＡＤのタグ部ＴＧ、
と、アドレス信号ＡＤのカラムアドレス部ＣＬＭによっ
てアドレスアレイ部１から読み出されたタグＴＧ、とが
タグ比較器３にて比較される。このときタグＴＧ、とタ
グＴＧ、とが一致すると、比較器３からキャツシュヒツ
ト信号ＣＨが後述のアービタ９を介してＣＰＵ側に出力
される。そのとき同じカラムアドレス部ＣＬＭによって
データアレイ部２から対応するデータが読み出されてお
り、当該データはセレクタ４、データバス７等を通して
ＣＰＵに送られる。

一方、タグが一致しなかったときすなわちミスヒツトが
生じると、インタフェース５，６およびその間のバイパ
ス経路７を介した、ＣＰＵバス１２とシステムバス１１
との接続によって、ＣＰＵ側のメモリ管理ユニット（図
示せず）が主メモリをアクセスし、アドレス信号に対応
した所望のデータがＣＰＵに送られる。

ところ″で、この実施例では、後述する理由によりアド
レスアレイ部ｌおよびデータアレイ部２の双方がＤＲＡ
Ｍで構成されている。具体的には、アドレスアレイ部１
が高速性を優先させた４ＴｒＤＲＡＭメモリセルで構成
され、データアレイ部が同一チップ面積内での高集積化
を可能としたＩＴｒＤＲＡＭメモリセルで構成されてい
る。また、特に制限されないが、アドレスアレイ部ｌお
よびデータアレイ部２の周辺回路は、゛バイポーラトラ
ンジスタとＭＯＳ　Ｆ　ＥＴを組み合わせてなるいわゆ
るＢｉ−ＣＭＯ３回路で構成することによって高速化を
図っである。

キャッシュメモリ１０には更に、ＤＲＡＭからなるアド
レスアレイ部ｌおよびデータアレイ部２に対するリフレ
ッシュを行なうリフレッシュコントローラ８と、リフレ
ッシュ動作とキャッシュのアクセス動作が競合した場合
に、キャツシュヒツト信号ＣＨの出力を遅らせるアービ
タ９が設けられている。

リフレッシュコントローラ８はタイマカウンタおよびア
ドレスカウンタ（共に図示せず）を内蔵し、外部から供
給されるシステムクロックＣＬＫをタイマカウンタでカ
ウントして所定のリフレッシュタイミングを検知し、リ
フレッシュタイミングになると、アドレスアレイ部ｌお
よびデータアレイ部２に対しリフレッシュアドレス信号
ＲＡを供給するとともに、アービタ９に対してリフレッ
シュ期間中であることを示す信号ＲＥＦを供給する。こ
のとき上記リフレッシュアドレス信号ＲＡによりアドレ
スアレイ部ｌ及びデータアレイ部２をそれぞれ構成する
ＤＲＡＭ　（４Ｔ　ｒＤＲＡＭ。

ｌＴｒＤＲＡＭ）が同時にリフレッシュされる。

また、リフレッシュコントローラ８には、ＣＰＵから出
力されるバスストローブ信号ＢＳのようなメモリのアク
セス状態を示す信号が入力されており、この信号ＢＳが
キャッシュメモリがアクセスされていることを示すとき
（信号ＢＳがローレベル）に前述のリフレッシュタイミ
ングが到来した場合は、リフレッシュタイミングを１マ
シンサイクル遅らせて競合による不具合を解消するよう
になっている。

一旦、リフレッシュ期間中に入った場合であって当該期
間中にキャッシュメモリに対するアクセスがあったとき
は以下のように動作する。先ず、ＣＰＵからのアドレス
信号ＡＤはアドレスアレイ部ｌに供給され、アドレスタ
グが読み出され比較器３にてアドレス信号ＡＤのタグ部
ＴＧ、が比較され、そしてＴＧ、とＴＧ、とが一致した
ときには比較器３よりキャツシュヒツト信号ＣＨが出力
されるが、このときアービタ９はこのキャツシュヒツト
信号ＣＨと、リフレッシュコントローラ８からのリフレ
ッシュ信号ＲＥＦとを監視し、リフレッシュ信号ＲＥＦ
が発生している間（リフレッシュ期間中）はキャツシュ
ヒツト信号ＣＨの出力を禁止する。そして、リフレッシ
ュ期間が終了した後にデータの有効を示すべく信号ＤＣ
をローレベルにアサートするとともに、データアレイ部
２から読み出されたデータの外部（ＣＰＵ）への出力を
許可する。換言すれば、リフレッシュ期間中におけるア
クセスに対しては、リフレッシュ期間終了までデータの
出力を待たせるようになっている。

尚、上述の如く、リフレッシュ期間終了までデータの出
力を遅らせる代わりに、リフレッシュ期間中のアクセス
に対してはこれをミスヒツトと同様に扱って、メインメ
モリからデータを読み出すようにしてもよいし、エラー
信号を出力させて、リトライ処理を実行させることもで
きる。

次に、本発明の固有の作用効果について説明する。

前述したように本発明においてはキャッシュメモリ１０
のアドレスアレイｌ及びデータアレイ２を構成するＲＡ
Ｍは共にＤＲＡＭであるが、斯る構成による作用効果は
以下の通りである。即ち、第１に、従来の如く高速性が
要求されるアドレスアレイ部ｌにＳＲＡＭを用いたもの
に比して、製造プロセスが大幅に簡略化される。これは
従来必要であったＳＲＡＭの形成工程がなくなること、
即ち、長時間を要する高抵抗のポリシリコン層の堆積が
不要となることによる。

第２には、ＤＲＡＭが用いられている本発明は記憶内容
を保持するために所定電圧を印加しておく必要のあるＳ
ＲＡＭを用いる従来のタイプのものに比して、消費電力
が低減される。

尚、アドレスアレイおよびデータアレイのメモリ部の双
方をＤＲＡ、Ｍ型メモリセルで構成した場合には、アド
レスアレイのメモリ部においてもＤＲＡＭ特有のリフレ
ッシュ動作を必要とする。この場合データアレイ部のＲ
ＡＭとアドレスアレイ部のＲＡＭのリフレッシュを別途
独立して行なうと、キャッシュ記憶装置の高速性が損な
われる。

しかし、本実施例では従来データアレイ部２にのみ送ら
れていたリフレッシュ信号ＲＡをＤＲＡＭから成るアド
レスアレイ部１にも送る構成とし、データアレイのメモ
リ部のリフレッシュとアドレスアレイのメモリ部のリフ
レッシュを同時に行なっているで、バッファ記憶装置自
体の高速性が妨げられることはない。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、セットアソシア
ティブ方式のキャッシュメモリにおいて、異なるウェイ
間で、ＣＰＵからのアドレスによるアクセスと並行して
リフレッシュコントローラによるリフレッシュ動作を行
なうように構成することも可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるキャッシュコントロ
ーラを内蔵したキャッシュメモリに適用した場合につい
て説明したが、この発明はそれに限定されるものでなく
、キャッシュコントローラとキャッシュメモリが別々の
チップで構成されているシステムに適用することもでき
る。

この発明は少なくともアドレスアレイとデータアレイが
同一チップ上に形成されたバッファメモリであれば種々
のタイプに利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、アドレスタグの入るアドレスアレイと、上記
タグに対応したデータの入るデータアレイとが同一チッ
プ上に形成されているバッファ記憶装置において、上記
アドレスアレイおよびデータアレイのメモリ部の双方が
ＤＲＡＭ型メモリセルで構成されているので、従来のよ
うに高抵抗ポリＳｉ形成プロセスが不要となるという作
用によって、製造ラインにおけるスループットが向上す
ることとなる。

【図面の簡単な説明】

第１図は、本発明に係るキャッシュメモリの一実施例を
示すブロック図である。 ｌ・・・・アドレスアレイ、２・・・・データアレイ、
３・・・・タグ比較器、８・・・・リフレッシュコント
ローラ、ｌＯ・・・・キャッシュメモリ。

Claims (1)

1. 【特許請求の範囲】 １、アドレスタグの入るアドレスアレイと、上記タグに
   対応したデータの入るデータアレイとが同一チップ上に
   形成されているバッファ記憶装置において、上記アドレ
   スアレイおよびデータアレイのメモリ部の双方がＤＲＡ
   Ｍ型メモリセルで構成されていることを特徴とするバッ
   ファ記憶装置。 ２、上記アドレスアレイのメモリ部が４トランジスタＤ
   ＲＡＭメモリセルから構成され、上記データアレイのメ
   モリ部が１トランジスタＤＲＡＭメモリセルから構成さ
   れていることを特徴とする請求項１記載のバッファ記憶
   装置。