KR870000700A - 반도체 기억 장치 - Google Patents

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KR870000700A
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쥰 미야게
미야게준
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가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
가부시기사이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예의 RMA의 블럭도.
제7도는 데이터 입력 회로의 구체적 회로도.
제8도는 논리 연산 회로의 구체적 회로도.

Claims (13)

  1. 반도체 기억 장치는, 데이터 재차 기억이 가능한 메모리부와, 펑크션 신호에 의해서 지시되는 다수개의 동작 모오드를 가지며, 각각의 동작 모오드에 있어서 상기 메모리부에 부여되어야 할 데이터를 결정하는 내부 회로와, 어드레스 입력 단자와, 이것에 결합하여야 할 입력 신호가 상기 어드레스 입력 단자를 거쳐서 부여되고 상기 펑크션 신호를 그 입력 신호에 따라서 형성하는 펑크션 설정회로로 된다.
  2. 특허 청구의 범위 제1항의 반도체 기억 장치는, 그외에 실질적인 칩 선택 신호와 제1 제어 신호를 받아, 상기 실질적인 칩 선택 신호와.제1 제어 신호가 사전에 정해진 조합으로 변화되었을 때에 제1 타이밍 신호를 형성하는 타이밍 제어 회로로 되며, 그리고 상기 펑크션 설정 회로는, 상기 제1 타이밍 신호에 따라서 그쪽으로의 입력 신호를 결합하도록 되어 있다.
  3. 특허 청구의 범위 제2항의 반도체 기억 장치에 있어서, 상기 펑크션 설정 회로는, 상기 제1 타이밍 신호가 재차 발생될때까지의 기간에 있어서 상기 펑크션 신호의 레벨을 계속시키기 위한 유지 수단을 갖는다,
  4. 특허 청구의 범위 제2항의 반도체 기억 장치는, 그위에 상기 어드레스 입력 단자에 그 입력 단자가 결합된 어드레스 버퍼로 되며, 그리고 상기 펑크션 설정 회로는 상기 어드레스 버펴를 거쳐서 입력 신호가 부여된다.
  5. 특허 청구의 범위 제4항의 반도체 기억 창치에 있어서, 상기 어드레스 버퍼는 상기 어드레스 입력 단자에 시분할 방식으로 공급되는 로우 어드레스 신호와 컬럼 어드레스 신호를 받기 위한 어드레스 버퍼로 되며, 그리고 상기 칩 선택 신호는 로우 어드레스 스트로우브 신호로 되며, 상기 제1 제어 신호는 컬럼 어드레스 스트로우브 신호와 라이트 인에이블 신호로 된다.
  6. 특허 청구의 범위 제5항의 반도체 장치에 있어서, 상기 메모리부는 다이나믹형 랜덤 액세스 메모리로 된다.
  7. 특허 청구의 범위 제6항의 반도체 기억 장치는, 그위에 상기 메모리부를 위한 재생 어드레스 신호를 적어도 형성하는 재생 제어 회로로 되며, 그리고 상기 타이밍 제어 회로는, 상기 로우 어드레스 스트로우브 신호가 인액티브 레벨로 되어 있을 때에, 상기 컬럼 어드레스 스트로우브 신호가 액티브 레벨로 되는 것에 따라서, 상기 재생 제어 회로에 의한 재생 동작을 유효하게 하고, 또한 상기 로우 어드레스 스트로우브 신호와 컬럼 어드레스 스트로우브 신호가 각각 인액티브 레벨과 액티브 레벨로 됨과 동시에 라이트 인에이블 신호가 액티브 레벨로 되는 것에 응답해서 상기 펑크션 설정 회로의 입력 동작을 유효하게 하도록 타이밍 신호를 형성한다.
  8. 특허 청구의 범위 제7항의 반도체 기억 장치에 있어서, 상기 내부 회로는, 상기 펑크션 설정 회로에서 공급되는 펑크션에 의해서 그것에 있어서의 연산 모오드가 지시되고, 또한 입력 데이터와 상기 메모리부에서 호출되는 데이터에 따라서 상기 메모리부에 부여되어야할 데이터를 형성하는 연산 회로로 된다.
  9. 반도체 기억 장치는, 데이터의 재차 기억이 가능한 메모리부와, 입력 데이터와, 상기 메모리부에서 호출되는 데이터를 받어, 상기 메모리부에 기억하여야할 연산 데이터를 형성하는 연산 회로와, 펑크션 설정회로와, 상기 펑크션 설정 회로에서 공급되는 제어 신호에 의해서 동작 제어되고, 동작 상태에 있어서 상기입력 데이터를 상기 메모리부에 직접적으로 공급하는 바이파스 회로로 된다.
  10. 특허 청구의 범위 제9항의 반도체 기억 장치에 있어서, 상기 연산 회로는 다수개의 연산 모오드를 갖도록 구성되며, 그리고 상기 펑크션 설정 회로는 상기 연산 모오드의 제어를 위한 연산 신호를 출력하도록 구성되어 있다.
  11. 특허 청구의 범위 제10항의 반도체 기억 장치는, 그위에 다수개의 외부 제어 신호에 의해서, 그 동작이 제어되고 상기 다수개의 외부 제어신호가 사전에 정해진 소정의 상태로 되었을때에 상기 펑크션 설정회로를 입력 동작 상태로 하기 위한 제어 신호를 형성하는 타이밍 제어 회로로 되며, 그리고 상기 펑크션 설정 회로는 상기 입력 동작 상태후에 있어서, 상기 연산 제어 신호와 상기 바이파스 회로를 위한 상기 제어 신호를 유지시키는 유지 수단을 갖는다.
  12. 특허 청구의 범위 제11항의 반도체 기억 장치는, 그위에, 어드레스 입력단자와, 상기 어드레스 입력단자와 상기 펑크션 설정 회로의 입력 단자를 결합하는 결합 수단으로 된다.
  13. 특허 청구의 범위 제12항의 반도체 기억 장치에 있어서, 상기 결합 수단은 컬럼 어드레스 버퍼로 된다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860004695A 1985-06-17 1986-06-13 반도체 기억장치 KR950007447B1 (ko)

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