JPS61289595A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
画像処理用のＲＡＭ　（ランダム・アクセス・メモリ）
に利用して有効な技術に関するものである。

〔背景技術〕

文字及び図形をＣＲＴ　（陰極線管）の画面上に表示さ
せる画像処理用のＲＡＭとして、例えば、日経マグロウ
ヒル社１９８５年２月１１日イ寸「日経エレクトロニク
ス」頁２１９〜頁２２９に記載されたシリアルアクセス
メモリが公知である。このＲＡＭは、アドレス信号を形
成するカウンタ回路を外部端子から供給される制御信号
とタイミング信号で動作させることにより、メモリアレ
イのワード線の選択信号を形成するものである。また、
メモリアレイのデータ線をスイッチ回路を介してデータ
レジスタにパラレルに接続させ、このデータレジスタと
外部端子との間でデータをシリアルに授受させるように
するものである。これにより、外部端子とのデータの授
受は、シリアルに行われるので、ＣＲＴのラスクスキャ
ンタイミングに同期した画素データの取り出しが容易に
行えるものとなる。しかし、上記画像処理用のＲＡＭに
あっては、見かけ上はＲＡＭでありながら、実質的には
その記憶容量分のビット数を持つシフトレジスタとして
の動作しか行えない、このため、１つのメモリセルに対
しては全ピット分のアドレッシングに一回のアクセスし
かできず、図形作成や変更を伴い画像処理動作が遅くな
ってしまうという問題がある。

画像処理のためには、ランダム・アクセス動作を行うＲ
ＡＭの方が便利である。そこで、本願発明者は、×４ビ
ットのように複数ビットの単位でアクセスが行われるＲ
ＡＭ　（例えば、■日立製作所、昭和５８年９月発行の
ｒ日立ＩＣメモリデータプンクＪ参照）を用いて、上記
４ビツトの信号に対して赤、青、緑及び輝度信号を割り
当てて、カラー画像処理用の画像処理用のＲＡＭ　（い
わゆるビディオＲＡＭ）を構成することを考えた。しか
しながら、このようなＲＡＭにあっても、図形の作成や
その変更において、画素データをいったん読み出して、
それと新な画素データや表示条件との論理演算を行い、
変更すべき画素データを作成して再びもとのアドレスに
書き込むという複数サイクルにわたるメモリアクセス動
作及びマイクロプロセッサの動作が必要になる。

〔発明の目的〕

この発明の目的は、高速画像データの処理に通した多機
能を持つ半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
実質的なチップ選択信号に先立って供給された所定の制
御信号のレベルを判定して、上記チップ選択信号に同期
してアドレス端子から供給された信号をファンクション
信号として取り込み、そのファンクション信号により種
々のデータ処理を行う内部回路を設けるものである。

（実施例〕 第１図には、この発明の一実施例のブロック図が示され
ている。同図の各回路ブロックは、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成される
。

この実施例の半導体記憶装置は、×４ビット構成のダイ
ナミック型ＲＡＭを基本構成として、以下に説明するよ
うに画像処理動作を高速に行うための内部回路が付加さ
れる。特に制限されないが、同図におけるメモリ部ＲＡ
Ｍは、４組のメモリアレイ、センスアンプ及びアドレス
デコーダ回路から構成される。メモリアレイ部ＲＡＭは
、マトリックス配置されたアドレス選択用ＭＯ５ＦＥＴ
　（絶縁ゲート型電界効果トランジスタ）と情報記憶用
のキャパシタとからなるダイナミック型メモリセルを含
んでいる。上記メモリセルのアドレス選択用ＭＯＳＦＥ
Ｔは、そのゲートが対応するワード線に結合され、ドレ
インが対応する一方のデータ線に結合される。このよう
なメモリ部ＲＡＭの構成は、後に詳細に説明する。

メモリアレイにおける相補データ線の信号は、それぞれ
例示的に示されているスイッチＭＯ３ＦＥＴＱＩ　Ｏ，
Ｑｌ　１等を介して合計４組からなるシフトレジスタＳ
Ｒの各ビットにパラレルに転送される。これらのＭＯ３
ＦＥＴＱＩ　Ｏ，Ｑｌ　１は、そのゲートに共通に供給
されたタイミング信号φＳによって制御され、上記信号
の転送タイミングが制御される。このようなメモリアレ
イにおけるＩワード線分の記憶情報をパラレルに読み出
して合計４組からなるシフトレジスタＳＲから外部端子
Ｄｓへ４ピツ）・の信号をシリアルに送出させる機能は
、ＣＲＴのラスクスキャンタイミングに同期して表示す
べきカラー画素を構成する赤、青、緑及び輝度の図形デ
ータを発生させる上で便利なものとなる。

ロウアドレスバッファＲ−ＡＤＨは、ロウアドレススト
ローブ信号ＲＡＳにより形成されたタイミング信号φｒ
に同期して外部アドレス信号ＡＸＯ〜Ａ　Ｘ　ｔを取込
み、ロウアドレスデコーダに伝える内部相補アドレス（
８号を形成する。メモリ部ＲＡＭに含まれるロウアドレ
スデコーダは、後述するように、そのアドレス信号の解
読を行うとともに、ワード線選択タイミング信号に同期
して所定のワード線及びダミーワード線の選択動作を行
う。

カラムアドレスバッファＣ−ＡＤＢは、通常のメモリア
クセスにあっては遅れて供給されるカラムアドレススト
ローブ信号ＣＡＳにより形成されたタイミング信号φＣ
に同期して外部アドレス信号ＡＹＯ〜ＡＹｉを取込みカ
ラムアドレスデコーダに伝える。メモリ部ＲＡＭに含ま
れるカラムアドレスデコーダは、そのアドレス信号の解
読を行うとともに、データ線選択タイミング信号に同期
してデータ線の選択動作を行う、この実施例において、
カラムアドレスバッファＣ−ＡＤＢは、上記のようなア
ドレス信号ＡＹＯ＝ＡＹｉの取り込みの他に一定の動作
条件のもとで上記アドレス端子から取り込んだ信号をフ
ァンクション信号としてファンクラン設定回路ＦＮに伝
える。

上記ファンクション設定回路ＦＮは、後述するタイミン
グ制御回路ＴＣにより形成されたタイミング信号φｆｎ
により、それが動作状態にされたとき、上記カラムアド
レスバッファｃ−ＡＤＢ’ｆ−ｉｌｌして取り込まれた
信号を解読して、特に制限されないが、論理演算回路Ｌ
ＬＩの演算モードを設定する演算モード信号ｆｎ、デー
タ入力回路ＩＢの動作を選択的に無効にさせるマスク信
号ｍｓｋ及び上記データ入力回路ＩＢの出力信号を論理
演算回路ＬＵを通されないでそのままメモリ部ＲＡＭの
人出力ノードＩ１０に伝えるゲート回路Ｇをｉｌｉ制御
するバス信号ｐｓ等を発生させる。

上記論理演算回路ＬＵは、上記４組のメモリ部ＲＡＭに
対応した４組の回路からなり、その一方の入力に設けら
れたランチ回Ｆ＠Ｆに保持された信号と、データ入力回
路ＩＢを通して外部端子Ｄｉから供給された蒼き込み信
号とを受け、アンド（ＡＮＤ）　、ナンド（ＮＡＮＤ）
　、オア（ＯＲ）、ノア（ＮＯＲ）　、反転及び排他的
論理和動作等の各種論理演算動作を、その演算モード信
号Ｉｎに従って行うものである。上記ランチ回路Ｆは、
その入力端子が対応するメモリ部ＲＡＭの入出力ノード
Ｉ１０に結合され、選択されたメモリセルの記憶情報を
保持するものである。論理演算回路ＬＵは、複数の論理
ゲート回路と、その信号伝達径路を切り換えるマルチプ
レクサ回路との組み合わせから構成される。このため、
外部端子Ｄｉから供給された書き込み信号をそのまま書
き込む場合に、その書き込み信号を上記のような論理ゲ
ート回路やマルチプレクサ回路からなる論理演算回路Ｌ
Ｕを通すと、その分信号伝達時間が遅くなってしまう。

ゲート回路Ｇは、上記パス信号ｐｓにより上記データ入
力回路ＩＢの出力信号をそのままメモリ部ＲＡＭの入出
力ノードＩ１０に伝える。

このような動作によって、畜き込み動作を高速に行うこ
とができる。

データ入力回路ＩＢは、合計４組の回路がらなり、その
動作タイミング信号φｉｎにより動作状態にされたとき
、外部端子Ｄｉから供給された４ビツトの書き込み信号
をそれぞれ増幅して、内部書き込み信号を形成する。デ
ータ入力回路ＩＢは、上記ファンクション設定回路ＦＮ
により形成されたマスク信号ｍｓｋに従い、上記タイミ
ング信号φｉｎによる動作状態が選択的に無効にされる
。言い換えるならば、上記４組の回路のうち、任意の回
路の動作が無効にされる。このような外部書き込み信号
に対するマクス動作は、赤、青、緑及び輝度信号からな
る１つの画素データの中のいずれか工ないし３の信号を
選択的に入力する場合に便利な機能とされる。

データ出力回ｌ１ＢＯＢは、合計４組の回路からなり、
その動作夕・イミング信号φＯｐにより動作状態にされ
たとき、メモリ部ＲＡＭの対応する入出力ノードの合計
４ビツトの信号をそれぞれ増幅し°ζ外部端子ＤＯへ送
出させる。

タイミング制御回路′ｒＣは、外部から供給されたアド
レスストローブ信号ＲＡＳ、ＣＡＳ、ライトイネーブル
信号ＷＥとシフトレジスタＳＲの動作のためのクロック
信号ＣＬＫを受け、動作モードの１別と、それに応じた
上記例示的に示されたタイミング信号φＣ１φｒ、φｆ
ｎ等の他、内部回路の動作に必要とされる各種動作タイ
ミング信号を形成する。

リフレッシュ制御回路ＲＥＦＣは、特に制限されないが
、リフレッシュ用アドレス信号を形成するリフレッシュ
アドレスカウンタ回路を含んでいる。リフレッシュアド
レスカウンタ回路は、上記タイミング制御回路ＴＣによ
りロウアドレスストローブ信号ＲＡＳに先立ってカラム
アドレスストローブ信号ＣＡＳががロウレベルにされた
ことを検出することにより形成されたリフレッシュ信号
φｒｆを受けて、上記信号ＲＡＳのロウレベル毎に上記
歩進（計数動作）を行う、リフレッシュ動作モードのと
き、上記リフレッシュ制御回路ＲＥＦＣで形成されたリ
フレッシュ用アドレス信号は、上記リフレッシュモード
のとき、ロウアドレスバッファＲ−ＡＤＢの入力に伝え
られ、このロウアドレスバッファＲ−ＡＤＢを通してメ
モリ部ＲＡＭのロウデコーダに供給される。

第３図には、上記メモリ部ＲＡＭの一実施例の回路図が
示されている。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣ３とアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理“１”、“０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。情報の読み出しは、ＭＯ５ＦＥ’Ｔ’Ｑｍをオン状
態にしてキャパシタＣｓを共浦のデータ線ＤＬにつなぎ
、データ線ＤＬの電位がキャパシタＣｓに蓄積された電
荷量に応じてどのような変化が起きるかをセンスするこ
とによって行われる。

メモリセルＭ　Ｃを小さく形成し、かつデータ線ＤＬに
多くのメモ＋、＋セルを結合して高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
データ線ＤＬの図示しない浮遊容量ＣＯとの比ＣＳ／Ｇ
ｏは非常に小さな値になる。

したがって、上記キャパシタＣｓに１ｎｌｊされた電荷
量によるデータ線ＤＩ、の電位変化は、非常に微少な信
号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
特に制限されないが、そのキャパシタＣｄの容量値がメ
モリセルＭＣのキャパシタＣｓのはり半分であることを
除き、メモリセルＭＣと同じ製造条件、同じ設計定数で
作られている。

キャパシタｃｄは、アドレッシングに先立って、ＭＯＳ
ＦＥＴＱｄ’によって接地電位に放電される。このよう
に、キャパシタＣｄは、キャパシタＣｓの約半分の容量
値に設定されているので、メモリセルＭＣからの読み出
し信号のはり半分に等しい基準電圧を形成することにな
る。

一対の並行に配置された相補データ線ＤＬ、Ｄτ（折り
返しピント線、又はディジット線）に結合されるメモリ
セルの数は、検出精度を上げるため等しくされる。特に
制限されないが、相補データＩｎ１ＤＬ、ＤＬのそれぞ
れに１イ固ずつのダミーセルＤＣが結合されている。ま
た、各メモリセルＭＣは、１本のワード線Ｗ　Ｌと相補
対データ線の一方との間に結合される。各ワード線ＷＬ
は双方のデータ線対と交差しているので、ワード線ＷＬ
に生じる雑音成分が静電結合によりデータ線にのっても
、その雑音成分が双方のデータ線対ＤＬ、Ｄ〒に等しく
現れ、後述する差動型のセンスアンプＳＡによって相段
される。アドレッシングにおいて、相補データ線対ＤＬ
、ＤＬの一方に結合されたメモリセルＭＣが選択された
場合、他方のデータ線には必ずダミーセルＤＣが結合さ
れるように一対のダミーワード線ＤＷＬ、Ｌ）ＷＬの一
方が選択される。

センス７ンプＳＡは、特に制限されないが、一対の交差
結線されたＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｌ　、　Ｃａｌ
　２を有し、これらの正帰還作用により、相補データ線
ＤＬ、ＤＬに現れた微少な信号を差動的に増幅する。

この正帰還動作は、２股回に分けておこなわれ比較的小
さいコンダクタンスにされたＭ　ＯＳ　Ｆ　Ｅ　ＴＱ７
が比較的早いタイミング信号φｐａｌによって導通し始
めると同時に開始され、アドレッシングによって相補デ
ータ線ＤＬ、ＤＬに与えられた電位差に基づき高い方の
データ線電位は遅い速度で、低い方のそれは速い速度で
共にその差が広がりなから−３；降していく。この時、
上記電圧差がある程度大きくなったタイミングで比較的
大きいコンダクタンスにされたＭＯ３ＦＥＴＱ８がタイ
ミング信号φρａ２によって導通するので、上記低い方
のデータ線電位が急速に低下する。このように２段階に
わけてセンスアンプＳＡの動作を行わせることによって
、上記高い方の電位落ち込みを防止する。こうして低い
方の電位が交差結合ＭＯＳＦＥＴのしきい値電圧以下に
低下したとき正帰還動作が終了し、高い方の電位の下降
は電源電圧Ｖｃｃより低く上記しきい値電圧より高い電
位に留まるとともに、低い方の電位は最終的に接地電位
（ＯＶ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブースト（昇圧）する働きがある。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬは、上記第１図に示
した入出力ノードＩ１０に対応している。

また、上記構成のメモリアレイＭＡＲＹにおける相補デ
ータ線ＤＬ、ＤＬは、前記第１図に示したようなスイッ
チＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１等を介してシフトレ
ジスタＳＲの対応するビ・ノドに結合される。すなわち
、上記センスアンプＳＡとアクティブリストア回路ＡＲ
の動作によって相補データ線ＤＬ、ＤＬに現れた１本の
ワード線に結合されたメモリセルの読み出し信号は、タ
イミング信号φＳに同期してパラレルにシフトレジスタ
ＳＲに伝達される。

ロウアドレスデコーダＲ−ＤＣＲ及びカラムアドレスデ
コーダＣ−ＤＣＲは、前記ロウアドレスバッファＲ−Ａ
　Ｄ　Ｂ及びカラムアドレスバッファＣ−ＡＤＢでそれ
ぞれ形成された内部相補アドレス信号を受けて、１本の
ワード線及びダミーワード線並びにカラムスイッチ選択
信号を形成してメモリセル及びダミーセルのアドレッシ
ングを行う。

すなわち、ロウアドレスデコーダＲ−ＤＣＲは、ロウア
ドレスバッファＲ−ＡＤＢにより形成された内部相補ア
ドレス信号を解読して、ワード線選択タイミング信号φ
Ｘに同期して、１本のワード線とこれに対応したダミー
ワード線の選択動作を行・）。カラムアドレスデコーダ
Ｃ−ＤＣＲは、カラムアドレスパンツ１Ｃ−Ａ　Ｄ　Ｂ
により形成された内部相補アトし・大信号を解読して、
データ線選択タイミング信号φｙに同期して、一対の相
補デ−タ線を共通相補データ線に結合させるカラムスイ
ッチＭＯ３ＦＥＴのゲートに伝えられる選択信号を形成
する。

次に、第２図に示したタイミング図に従って、この実施
例の半導体記憶装置の動作の一例を説明する。

ロウアドレスストローブ信号ＲＡＳがハイレベルからロ
ウレベルに変化する前に、カラムアドレスストローブ信
号ＣＡＳとライトイネーブル信号ＷＥをロウレベルにす
る。すると実質的なチップ選択信号であるロウアドレス
ストローブ信号ＲＡＳがハイレヘルからロウレベルにさ
れるタイミングで内部回路が動作状態にされ、タイミン
グ制御回路ＴＣは、上記タイミングでカラムアドレスス
トローブ信号ＣＡＳがロウレベルであることを判定して
、リフレッシュ制御信号φｒｆを発生させて、リフレッ
シュサイクルのための各種タイミング信号を発生させる
（ＣＡＳビフォワーＲＡＳリフレッシュ）、これにより
、リフレッシュ制御回路ＲＥＦＣで形成されたリフレッ
シュアドレス信号は、ロウアドレスバッファＲ−Ａ　Ｄ
　Ｂを介してロウアドレスデコーダＲ−ＤＣＲに伝えら
れ、ワード線の選択動作、センス７ンプＳＡ及びアクテ
ィプリ、１１．１−７回路ＡＲの一連の動作によるリフ
レッシュ動作が行われる。このとき、ロウアドレスバッ
ファＲＡＤＢの入力端子は、上記リフ【・ノシュ制御化
ＲＥ　ｌ・Ｃと結合され、外部アトレスメｊイとは分離
され−（いる。

タイミング制御回１ａＴＣは、上記カラムアドレススト
ローブ信号ＣＡＳと上記ライトイネーブル信号Ｗ　Ｅが
共にロウレー・ルであること）ｆｃ検出すると、上記し
ウアドレスストローブｆＳ号ＲＡＳのロウレベルｌ＼の
変化タイミングにより、カラムアドレス八ソファＣ−Ａ
　Ｄ　Ｂを活性化さゼるタイミング信号φＣとファンク
ション設定回路ＦＮを起動させるタイミング信号φｆｎ
を発生させる。上記リフレッシュ動作におていは、デー
タ線選択タイミング信号φｙが発生されないから、カラ
ムアドレスデコーダＣ−ＤＣＲは、実質的に非動浮状態
に置かれる。したがって、上記力ラムアドレスハソファ
Ｃ−ＡＤＢを通したファンクション信号Ｆは、この時動
作状態にされたファンクション設定回路ＦＮに取り込ま
れる。ファンクション設定回路ＦＮは、上記取り込んだ
ファンクション信号Ｆを保持するともとに、それを解読
して次の動作のための各種動作モード信号を形成する。

このようにして、リフレッシュ動作と、ファンクション
信号Ｆの取り込み動作が同じメモリサイクル（リフレッ
シュサイクル）中で並行して行われる。

上記アドレスストローブ信号ＲＡＳ、ＣＡＳ、及びライ
トイネーブル信号ｑπ）ハイレベルにして内部回路をい
ったんリセット状態にする。このリセット状態において
も上記ファンクション設定回路ＦＮは、上記取り込んだ
ファンクション信号Ｆを保持している。

次に、ロウアドレスストローブ信号ＲＡＳをハイレベル
からロウレベルに変化させると、タイミング制御化ＴＣ
は、タイミング信号φｒを発生させてロウアドレスバッ
ファＲ−ＡＤＢを動作状態にし、外部アドレス端子から
供給されたアドレス信号をロウアドレス信号ＡＸ（ＡＸ
Ｏ〜ＡＸｉ）として取り込む、この後、上記タイミング
制御回路ＴＣは、図示しないが前記ワード線選択タイ・
ミング信号φＸ、センスアンプ動作タイミング信号φｐ
ａＬφｐａ２及びアクティブリストア動作タイミング信
号φｒ３を時系列的に発生させて、ロウ系の選択動作を
行う。

次いで、カラムアドレスストローブ信号ＣＡＳをハイレ
ベルからロウレベルに変化させると、タイミング制御化
ＴＣは、タイミング信号φＣを発生させてカラムアドレ
ス八ソファＣ−ＡＤＨを動作状態にし、外部アドレス端
子から供給されたアドレス信号をカラムアドレス信号Ａ
Ｙ　（ＡＹＯ〜ＡＹ　ｉ）として取り込む、この後、上
記タイミング制御回路ＴＣは、図示しないが前記データ
線選択タイミング信号φｙに発生させて、データ線の選
択動作を行・）。これにより、共通相補データ線ＣＤＬ
、ＣＤＬ　（入出力ノードｌ１０）の信号は、言い換え
るならば、上記アドレス信号ＡＸとＡＹで指定されたメ
モリセルの記憶情報ＤＡはラッチ回路Ｆに取り込まれる
。

ライトイネーブル信号Ｗ丁をロウレベルにされた書き込
み動作モードにおいては、外部端子Ｄｉから供給された
書き込み信号ＤＢがデータ入力回路ＩＢを介して取り込
まれる。前記ファンクション設定によってファンクシラ
ン設定回路ＦＮが、例えば論理演算回路ＬＵに対してア
ンド演算を指示したなら、論理演算回路ＬＵは、上記ラ
ッチ回路Ｆの信号ＤＡと上記書き込み信号ＤＢのアンド
信号ＤＡ−ＤＢを形成して、上記入出力ノードＩ１０に
伝える。これによって、上記選択されたメモリセルには
上記信号ＤＡ　−ＤＢが書き込まれる。

これにより、１サイクルの書き込み動作によって、メモ
リセルの記憶情報をそれと外部端子から供給された書き
込み信号の論理演算に従った画素データに置き換えるこ
とができる。

上記ファンクション設定により、合計４個の論理演算回
路ＬＵのうちの１ないし３個を非動作状態にさせると、
非動作状態にされた論理演算回路ＬＵに対応されたメモ
リ部ＲＡＭのメモリアレイは、もとの記憶情報を維持す
るものとなる。この結果、メモリ部ＲＡＭに対して３な
いし１ビツトのみ上記論理演算結果の書き込みを行うこ
とができる。

ファンクション設定による他の動作形態は、メモリセル
の記憶情報を外部端子から供給された書き込み信号に置
き換える場合、バス信号ｐｓが形成される。これによっ
て、データ入力回路ＩＢを通した書き込み信号は、上記
論理演算回路ＬＵに代えて、ゲート回路（トライステー
トバッファ）Ｇを通して直接にメモリ部ＲＡＭの入出力
ノード（メモリアレイＭＡＲＹの共通相補データ線）に
伝えられる。これによって、従来のダイナミック型ＲＡ
Ｍと同様に高速に書き込み動作を行うことができる。

ファンクション設定による更に他の動作形態は、外部端
子から供給される４ビツトの書き込み信号のうちの特定
のビットのみを書き込む場合、マスク信号ｍ　ｓ　ｋが
設定される。このマスク信号ｍｓｋは、それに対応した
データ入力回路ＩＢを非動作状態にさせる。これによっ
て、外部端子に供給された畜き込み信号が無効にされる
。すなわち、このマスク機能は、メモリ部ＲＡＭのアド
レッシングによって同時に選択される合計４個のメモリ
セルのうち、特定のメモリセルに対してのみ外部端子か
ら供給される信号を書き込む場合に利用される。このよ
うな機能は、上記バイパスモードの時に、ゲート回路Ｇ
を選択的に動作させることによっても実現できるもので
ある。

上記のようなファンクションの設定は、その変更を行う
ことによってｉηの状態が解除され、新たに設定したフ
ァンクションに置き換えられる。このようにすることに
よって、ファンクション設定のための動作サイクルを少
なくできるものである。

通常、画像処理にあっては、１つの図形を構成する画素
又は特定のエリアを構成する画像は、多数のドツト（ビ
ット）の集合からなるものであるので、その変更には同
じ論理演算が上記多数のドツトに対して繰り返して行う
必要があるから、上記ファンクション設定の解除を新た
な設定により置き換えることが便利なものとなる。

なお、読み出し動作は、従来の×４ビット構成のダイナ
ミック型ＲＡＭと同様であるので、その説明を省略する
。この場合、４ビツトの画素信号のうち、特定のピント
にマスクする機能を設けるものであってもよいが、この
ような動作は、マイクロプロセッサ側でそのビットの処
理を行うないようにすることによって実現できる。

さらに、シリアル読み出し動作は、前記公知のシリアル
メモリとはり類似の動作により行うことができる。この
場合、この実施例では、ロウアドレスを外部端子から供
給されるアドレス信号によって任急に設定できるから、
表示画面のスクロール機能を実現できる。すなわち、Ｃ
ＲＴの最初のマスクに同期して設定されるロウアドレス
の変更によりて表示画面上の図形を上又は下方向に移動
させることが可能になる。

〔効　果〕

（１）実質的なチップ選択信号の供給タイミングと、他
のタイミング信号ないし制御信号のレヘルの組み合わせ
により、メモリアクセス動作と類似の動作によってアド
レス端子からの信号をファンクション信号として取り込
むことができるから、ファンクション設定が容易に行え
るという効果が得られる。

（２）実質的なチップ選択信号であるロウアドレススト
ローブ信号ＲＡＳの立ち下がりタイミングに先立ってカ
ラムアドレスストローブ信号ＣＡＳとライトイネーブル
信号ＷＥがロウレベルであることを識別してアドレス端
子から供給された信号としてファンクション信号の取り
込むことにより、ファンクション設定動作と、ＣＡＳビ
フォヮーＨＳリフレッシュ動作とを同時に並行して行え
るという効果が得られる。

（３）アドレス端子からファンクション信号を取り込む
ことにより、多ビットからなるファンクション信号を構
成することができる。これによって、多種類のファンク
ション設定が可能になるという効果が得られる。

＋４１　ＲＡ　Ｍ内に演算回路を設けることより、１回
の書き込みサイクル内でそのアドレッシングによって選
択されたメモリセルの記憶情報を、その記憶情報と外部
端子から供給された書き込み信号との演算結果に置き換
えることができる。これによって、図形の作成や変更の
ための画像処理が高速に行えるという効果が得られる。

（５）ファンクションモードの１の機能として、複数ビ
ットの信号のうちの任意の特定のビットに対してマスク
することにより、変更したく無いメモリセルの記憶情報
を配慮することなく、外部端子からの書き込み信号やそ
の演算を行うことができるから、図形の作成や変更が容
易に行えるという効果が得られる。

（６）上記（４）、　（５１により、マイクロプロセッ
サないし画像プロセッサ等での処理負担が軽減されると
ともに、そのプログラムが容易に行えるという効果が得
られる。

（７）演算回路を通さないで、データ入力回路の出力信
号を直接メモリ部の入出力ノードに伝達させるバイパス
回路を設けることにより、演算を伴わない畜き込み動作
の高速化を実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもな、い。例えば、データ入力
回路の入力端子と、データ出力回路の出力端子は、共通
の外部端子に結合して外部端子数を減らすようにするも
のであってもよい、この場合、上記データ入力回路とデ
ータ出力回路の動作を制御するための出力イネーブル信
号をタイミング制御回路に供給してその動作制御が行わ
れる。なお、上記出力イネーブル信号を実質的なチップ
選択信号の前に通常の動作と異なるレベルにして、上記
メモリア部ＲＡＭの記憶情報をシフトレジスタＳＲにパ
ラレルに出力させるタイミング信号を形成するようにす
るものであってもよい。演算回路は、論理演算の他算術
演算を行うものであってもよい。ロウ（Ｘ）及びカラム
（Ｙ）アドレス信号は、それぞれ独立した外部端子から
供給するもので菖っでもよい、この場合、チップ選択信
号によってＲＡＭのアクセスが開始されるから、ライト
イネーブル信号との組み合わせにより、上記いずれかの
アドレス端子とその信号を受けるアドレスバッファを介
して、ファンクション設定動作を実現できるものである
。リフレッシュ動作は、外部端子から供給されるリフレ
ッシュ制御信号により行うようにするものであってもよ
い。この場合には、外部端子からリフレッシュ周期を設
定できるから、リフレッシュ動作と並行して上記シリア
ル読み出し動作のためのシフトレジスタへのパラレル転
送を行うようにすることもできる。さらに、ファンクシ
ョン設定の解除は、設定動作後の書き込みサイクルの終
了・とあもに自動的に行うようにするものであってもよ
い。メモリアレイは、スタティック型メモリセルにより
構成するものであってもよい。

〔利用分野〕

この発明は、画像処理の他、各種データ処理機能を備え
た半導体記憶装置として広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その動作の一例を示すタイミング図、第３図
は、第１図におけるメモリ部の一実施例を示す回路図で
ある。 ＲＡＭ・・メモリ部、ＭＣ・・メモリセル、ＤＣ・・ダ
ミーセル、ＣＷ・・カラムスイッチ、ＳＡ・・センス？
ンブ、ＡＲ・・アクティブリストア回路、Ｒ−ＤＣＲ・
・ロウアドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレ
スデコーダ、Ｒ−ＡＤＢ・・ロウアドレスデコーダ、Ｃ
−ＡＤＢ・・カラムアドレスバッファ、ＯＢ・・データ
出力回路、ＩＢ・・データ入力回路、ＴＣ・・タイミン
グ制御回路、ＲＥＦＣ・・リフレッシュ制御回路、ＦＮ
・・ファンクション設定回路、ＬＵ・・演算回路、Ｇ・
・ゲート回路、Ｆ・・ラッナ回路、ＳＲ・・シフトレジ
スタ

Claims (1)

1. 【特許請求の範囲】 １、実質的なチップ選択信号に先立って供給された所定
   の制御信号のレベルを判定して、上記チップ選択信号に
   同期してアドレス端子から供給された信号をファンクシ
   ョン信号として取り込む回路と、上記ファンクション信
   号によりその動作モードが指定される内部回路とを含む
   ことを特徴とする半導体記憶装置。 ２、上記内部回路は、上記ファンクション信号に従って
   内部記憶情報と外部端子から供給された書き込み信号と
   の演算を行い選択されたメモリセルに書き込むべき信号
   を形成する演算回路を含むものであることを特徴とする
   特許請求の範囲第１項記載の半導体記憶装置。 ３、上記内部回路は、上記ファンクション信号に従って
   外部端子から供給された書き込み信号をそのまま伝える
   バイパス回路を含むものであることを特徴とする特許請
   求の範囲第２項記載の半導体記憶装置。 ４、上記内部回路は、上記ファンクション信号に従って
   複数個の外部端子から供給される複数ビットからなる書
   き込み信号に対して任意の１ないし複数ビットの信号を
   無効にさせる回路を含むものであることを特徴とする特
   許請求の範囲第１、第２又は第３項記載の半導体記憶装
   置。 ５、上記チップ選択信号はロウアドレスストローブ信号
   であり、上記所定の制御信号はカラムアドレスストロー
   ブ信号とライトイネーブル信号であり、上記ファンクシ
   ョン信号の取り込みと内部で形成されたリフレッシュア
   ドレス信号に従ったリフレッシュ動作とが並行して行わ
   れるものであることを特徴とする特許請求の範囲第１、
   第２、第３又は第４項記載の半導体記憶装置。