JPS58215789A - ダイナミツクｒａｍのリフレツシユ回路 - Google Patents
ダイナミツクｒａｍのリフレツシユ回路Info
- Publication number
- JPS58215789A JPS58215789A JP57096165A JP9616582A JPS58215789A JP S58215789 A JPS58215789 A JP S58215789A JP 57096165 A JP57096165 A JP 57096165A JP 9616582 A JP9616582 A JP 9616582A JP S58215789 A JPS58215789 A JP S58215789A
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- Japan
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- refresh
- counter
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ダイナミックＲＡＭ（ランダム・アクセス
・メモリ）におけるリフレッシュ回路に関する。
・メモリ）におけるリフレッシュ回路に関する。
ダイナミックＲＡＭにおいては、メモリセルに記憶され
た情報を保持するために、約２ミリ秒（ｍ８）ごとに１
ノフレッシュケ行なう必要かある。
た情報を保持するために、約２ミリ秒（ｍ８）ごとに１
ノフレッシュケ行なう必要かある。
リフレッシュは通算メモリマトリックスの一行ごとに順
に行なわれる。従って、全でのメモリケー回リフレッシ
ュするのに必要なサイクル数は、メモリマトリックスの
行数に等しくナル。
に行なわれる。従って、全でのメモリケー回リフレッシ
ュするのに必要なサイクル数は、メモリマトリックスの
行数に等しくナル。
リフレッシュの方法としては、各行に対するリフレッシ
ュに２ｍｓの時間内に分散して行なうシングルモードか
一般的である。つまり、マイクロプロセッサ（以下ＭＰ
Ｕと称する）の動作クロック信号（システムクロック）
の数サイクルに一回の割合で、ＭＰＵの動作ｒ停止式せ
て、各行のリフレッシュ葡実行して行く。
ュに２ｍｓの時間内に分散して行なうシングルモードか
一般的である。つまり、マイクロプロセッサ（以下ＭＰ
Ｕと称する）の動作クロック信号（システムクロック）
の数サイクルに一回の割合で、ＭＰＵの動作ｒ停止式せ
て、各行のリフレッシュ葡実行して行く。
第１図は、従来のリフレッシュ回路の一般的な構成例ｒ
示す。ＭＰＵ ｌに供給されるクロック信号φ雪か、リ
フレッシュ用のタイマ、カウンタ２へも入力されている
。そして、タイマカウンタ２か所定のパルスｆｌＣｍ個
）’ｔａｉ数すると、す７レツシュ要求イバ号Ｐｒが発
生されてＭＰＵＩに供給される。すると、ＭＰＵＩはプ
ログラムの実行を停止シて、リフレッシュカウンタ３に
制御信号Ｐ 。
示す。ＭＰＵ ｌに供給されるクロック信号φ雪か、リ
フレッシュ用のタイマ、カウンタ２へも入力されている
。そして、タイマカウンタ２か所定のパルスｆｌＣｍ個
）’ｔａｉ数すると、す７レツシュ要求イバ号Ｐｒが発
生されてＭＰＵＩに供給される。すると、ＭＰＵＩはプ
ログラムの実行を停止シて、リフレッシュカウンタ３に
制御信号Ｐ 。
ヶ出力する。
リフレッシュカウンタ３は制御信号Ｐ０か入って来ると
、一つカウントアツプされて行アドレス信号Ａｉマルチ
プレクサ４に対して出力する。すると、マルチプレクサ
４によって、その行アドレス信号に対応したＲＡＭＢ内
のめる行か選択されてリフレッシュが行なわれる。
、一つカウントアツプされて行アドレス信号Ａｉマルチ
プレクサ４に対して出力する。すると、マルチプレクサ
４によって、その行アドレス信号に対応したＲＡＭＢ内
のめる行か選択されてリフレッシュが行なわれる。
しかしながら、上記のような従来のリフレッシュ回路に
おりでは、リフレッシュ１ｓＭｐｔｙｔＯ動作クロック
信号φ重に同期して一行ずつ行なわれていた。つまｐｌ
リフレッシュのサイクルタイムがＭＦＵｌのサイクル
タイムに合わされていた。
おりでは、リフレッシュ１ｓＭｐｔｙｔＯ動作クロック
信号φ重に同期して一行ずつ行なわれていた。つまｐｌ
リフレッシュのサイクルタイムがＭＦＵｌのサイクル
タイムに合わされていた。
ところで島、リフレッシュに必要なサイクルタイムｔ、
Ｊ：ｓ裕ｒ見ても２５０ ｎｓ程度である。これに対し
、ＭＰＵ ｌのサイクルタイムは１ｐｓ（＝ＩＯ”ｒｌ
ｓ ）程度であり、数倍の差かめる。
Ｊ：ｓ裕ｒ見ても２５０ ｎｓ程度である。これに対し
、ＭＰＵ ｌのサイクルタイムは１ｐｓ（＝ＩＯ”ｒｌ
ｓ ）程度であり、数倍の差かめる。
従って、このようなＪｉｌｔには、リフレッシュとＭＰ
Ｈのサイクルタイムの差分だけＭＰＨの停止時間か無駄
とな〕、プログラムの実行時間か長くなるという不都合
かあった。
Ｈのサイクルタイムの差分だけＭＰＨの停止時間か無駄
とな〕、プログラムの実行時間か長くなるという不都合
かあった。
そこセ、この発明は、リフレッシュに必要なサイクルタ
イムとＭＰＵのサイクルタイムとの差に起因するＭＰＵ
の無駄な停止時間を少なくして、システムのプログラム
実行時間會短ａｉｇせることを目的とする。
イムとＭＰＵのサイクルタイムとの差に起因するＭＰＵ
の無駄な停止時間を少なくして、システムのプログラム
実行時間會短ａｉｇせることを目的とする。
そのために、本発明は、行アドレス信号を発生するため
のりフレッシュカウンタ１＝ 、 Ｍ Ｐ Ｕ Ｏ１ｍ
作クロックイぎ号よりも周波数の高い信号によってカウ
ントアツプ妊れて、＋３：ｙレッシュ安求侶号か一回出
力されるごとに複数個の行アドレス信号か出力されるよ
うにし、これによって、タイマカウンタより発生される
リフレッシュ要求１ぎ号の間隔を長くするＣとができる
ようにしたことｔ特徴とする。
のりフレッシュカウンタ１＝ 、 Ｍ Ｐ Ｕ Ｏ１ｍ
作クロックイぎ号よりも周波数の高い信号によってカウ
ントアツプ妊れて、＋３：ｙレッシュ安求侶号か一回出
力されるごとに複数個の行アドレス信号か出力されるよ
うにし、これによって、タイマカウンタより発生される
リフレッシュ要求１ぎ号の間隔を長くするＣとができる
ようにしたことｔ特徴とする。
以下図面を用いてこの発明ｒ説明する。
第２図は本発明に係るリフレッシュ回路の一実施例會示
すもので、第１図の従来例と同一部分には同一の符号？
付して重複し７を説明は省略する。
すもので、第１図の従来例と同一部分には同一の符号？
付して重複し７を説明は省略する。
この実施例では、分周器６によって、発娠器から出力さ
れたクロック信号φ。か４分の１に分絢され、その信号
かシステムクロックφ！としてＭＦＵＩに入力されてい
る。
れたクロック信号φ。か４分の１に分絢され、その信号
かシステムクロックφ！としてＭＦＵＩに入力されてい
る。
また、分局器６から出力されたクロックイぎ号φ意かタ
イマカウンタ２に入力されて計数される。このタイマカ
ウンタ２は、この場合、第１図の従来例におけるタイマ
カウンタの設定値（ｍ）の４倍に設定すれている。従っ
て、タイマカウンタ２がクロックイご号φ鵞に４ｍ個ｉ
ｔｓするごとに、リフレッシュ−猥求信号ＰｒかＭＰＵ
ＩＫ小出力れる。
イマカウンタ２に入力されて計数される。このタイマカ
ウンタ２は、この場合、第１図の従来例におけるタイマ
カウンタの設定値（ｍ）の４倍に設定すれている。従っ
て、タイマカウンタ２がクロックイご号φ鵞に４ｍ個ｉ
ｔｓするごとに、リフレッシュ−猥求信号ＰｒかＭＰＵ
ＩＫ小出力れる。
つまり、リフレッシュか必要な２ｍｓの時間内に発生さ
れるリフレッシュ要求信号Ｐｒの数か従来の４分の１に
されている。
れるリフレッシュ要求信号Ｐｒの数か従来の４分の１に
されている。
そして、リフレッシュ費求偵号Ｐｒか入力されることに
より、ＭＰＵＩから出力さｎる制御信号Ｐｃは、ＡＮＤ
ゲート７の一方の入力端子に供給されている。このＡＮ
Ｄゲート７の他方の入力端子にｔ！、ＭＰＵＩのシステ
ムクロックφ冨の４倍の周波数ケ持つ前記クセツク信号
φＣか供給されている。従って、制御信号Ｐｃかハイレ
ベルである間に、ＡＮＤゲート７からは４個のメルフ４
６号かりフレッシュカウンタ３に対して出力され、リフ
レッシュカウンタ３か４回カウントアツプされる。
より、ＭＰＵＩから出力さｎる制御信号Ｐｃは、ＡＮＤ
ゲート７の一方の入力端子に供給されている。このＡＮ
Ｄゲート７の他方の入力端子にｔ！、ＭＰＵＩのシステ
ムクロックφ冨の４倍の周波数ケ持つ前記クセツク信号
φＣか供給されている。従って、制御信号Ｐｃかハイレ
ベルである間に、ＡＮＤゲート７からは４個のメルフ４
６号かりフレッシュカウンタ３に対して出力され、リフ
レッシュカウンタ３か４回カウントアツプされる。
これによって、この実施例では、第３図に示すように、
一つのリフレッシュ要求（１号Ｐｒに対して、４個の行
アドレス信号Ａかマルチプレクサ４に供給され、−回の
リフレッシュ実行時に４行分のメモリのリフレッシュか
行なわれるようになる。
一つのリフレッシュ要求（１号Ｐｒに対して、４個の行
アドレス信号Ａかマルチプレクサ４に供給され、−回の
リフレッシュ実行時に４行分のメモリのリフレッシュか
行なわれるようになる。
そのため、前述のとと＜、Ｚｍｓ中にタイマカウンタ２
から出力されるリフレッシュ要求４＠＊ Ｐ ｒか従来
の４分の１にされていても、２ｍ８−中にＲＡＭ５内の
丁べてのメモリのりフレック今か実行される。
から出力されるリフレッシュ要求４＠＊ Ｐ ｒか従来
の４分の１にされていても、２ｍ８−中にＲＡＭ５内の
丁べてのメモリのりフレック今か実行される。
なお、上Ｂｄ実施例でｒＪ、リフレッシュカウンタ３ｔ
カウントアツプさせる信号φ０か、ＭＰＩＪＩに供給さ
れるシステムクロックφ寓の４倍の周波数を有するよう
にされたものにつ込て説明したか、クロック信号φＣと
φ黛との周波数比は４：１に限定されるものではない。
カウントアツプさせる信号φ０か、ＭＰＩＪＩに供給さ
れるシステムクロックφ寓の４倍の周波数を有するよう
にされたものにつ込て説明したか、クロック信号φＣと
φ黛との周波数比は４：１に限定されるものではない。
実施例の工うに、クロック信号φＣの周波数かシステム
クロックφ３の４倍であれば、リフレッシュ要求信号Ｐ
ｒの頻度は従来（第１図）の１７４、間隔は４倍にする
ことかできる。
クロックφ３の４倍であれば、リフレッシュ要求信号Ｐ
ｒの頻度は従来（第１図）の１７４、間隔は４倍にする
ことかできる。
従って、例えば、３２にビットのＲＡＭにおいて、メモ
リマトリックスの行数か２５６個であって、システムク
ロックφ倉のサイクルタイムが１μＢであるとすると、
従来は２ｍｇ内に２５６回のりフレツシ：Ｌ費求信号Ｐ
ｒかタイマカウンタ２から発生されていた。そのため、
リフレッシュに賛やされる損失時間Ｔは、 ２ｍｇ 丁なわち、１２．８３１６とされていた。
リマトリックスの行数か２５６個であって、システムク
ロックφ倉のサイクルタイムが１μＢであるとすると、
従来は２ｍｇ内に２５６回のりフレツシ：Ｌ費求信号Ｐ
ｒかタイマカウンタ２から発生されていた。そのため、
リフレッシュに賛やされる損失時間Ｔは、 ２ｍｇ 丁なわち、１２．８３１６とされていた。
これに対し、本発明の場合には、２ｍｇ内のりフレツシ
ｊ−要求を従来の１７４の６４回にできる。
ｊ−要求を従来の１７４の６４回にできる。
２ｍｇ
０．０３２、すなわち３．２％で済むことになる。
以上駿明したように、この発明においては、リフレッシ
ュカウンタか、システムクロックφ意よりも周波数の旨
い信号φＣによってカウントアツプされている霞め、−
回のリフレッシュ要求に対して複数個の行アドレス信号
が出力されるようにな夛、リフレッシュ要求の間隔に長
くすることかできる。七のため、リフレッシュに伴う損
失時間か従来に比べて著しく減少され、その結呆、プロ
グラムの実行時間か短縮されるようになるという優れた
効果を奏する。
ュカウンタか、システムクロックφ意よりも周波数の旨
い信号φＣによってカウントアツプされている霞め、−
回のリフレッシュ要求に対して複数個の行アドレス信号
が出力されるようにな夛、リフレッシュ要求の間隔に長
くすることかできる。七のため、リフレッシュに伴う損
失時間か従来に比べて著しく減少され、その結呆、プロ
グラムの実行時間か短縮されるようになるという優れた
効果を奏する。
第１図は従来のダイナミックＲＡＭにおけるリフレッシ
ュ回路の一例に示アブロック図、第２図は本発明に係る
リフレッシュ回路の一実施例τボ丁ブロック心、 第３図はそのタイピングチャートである。 ｌ・・・マイクロプロセッサ、５・・・メモリマトリッ
クス、φ２・・・システムクロック、Ｐｒ・・・リフレ
ッシュ要求毎号、ＰＣ・・・制御信号、Ａ・・・行アド
レス信号。 第 １ 図 ７ 第 ２ 図 第 ３ 図
ュ回路の一例に示アブロック図、第２図は本発明に係る
リフレッシュ回路の一実施例τボ丁ブロック心、 第３図はそのタイピングチャートである。 ｌ・・・マイクロプロセッサ、５・・・メモリマトリッ
クス、φ２・・・システムクロック、Ｐｒ・・・リフレ
ッシュ要求毎号、ＰＣ・・・制御信号、Ａ・・・行アド
レス信号。 第 １ 図 ７ 第 ２ 図 第 ３ 図
Claims (1)
- クロック信号ケ耐数して一定時間ごとにリフレッシュ要
求信号を発生するタイマカウンタと、上記リフレッシュ
要求信号によってメモリマトリックス内の対応する行ｉ
＋１ｖ４次選択させるための行アドレス信号を出力す
るリフレッシュカウンタトを備えたリフレッシュ回路に
おいて、上記リフレッシュカウンタが、システムクロッ
クよりも周波数の高い（Ｎ号によってカウントアツプさ
れて、上記タイマカウンタからリフレッシュ要求信号が
一回出力され８度ごとに、複数個の行アドレス信号が上
Ｈじリフレッシュカウンタから出力嘔れるようにされて
なること葡特徴とするダイナミックＲＡＭのリフレッシ
ュ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096165A JPS58215789A (ja) | 1982-06-07 | 1982-06-07 | ダイナミツクｒａｍのリフレツシユ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096165A JPS58215789A (ja) | 1982-06-07 | 1982-06-07 | ダイナミツクｒａｍのリフレツシユ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58215789A true JPS58215789A (ja) | 1983-12-15 |
Family
ID=14157719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57096165A Pending JPS58215789A (ja) | 1982-06-07 | 1982-06-07 | ダイナミツクｒａｍのリフレツシユ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215789A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182598A (ja) * | 1984-02-27 | 1985-09-18 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・リフレツシユ・システム |
| JPS62209794A (ja) * | 1986-03-10 | 1987-09-14 | Sharp Corp | メモリリフレツシユ装置 |
| JPH0337891A (ja) * | 1989-07-03 | 1991-02-19 | Mitsubishi Electric Corp | ダイナミツク型半導体記憶装置のリフレツシユ回路 |
-
1982
- 1982-06-07 JP JP57096165A patent/JPS58215789A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182598A (ja) * | 1984-02-27 | 1985-09-18 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・リフレツシユ・システム |
| JPS62209794A (ja) * | 1986-03-10 | 1987-09-14 | Sharp Corp | メモリリフレツシユ装置 |
| JPH0337891A (ja) * | 1989-07-03 | 1991-02-19 | Mitsubishi Electric Corp | ダイナミツク型半導体記憶装置のリフレツシユ回路 |
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