JPS63271679A - デ−タ書込み方式 - Google Patents
デ−タ書込み方式Info
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- JPS63271679A JPS63271679A JP62104506A JP10450687A JPS63271679A JP S63271679 A JPS63271679 A JP S63271679A JP 62104506 A JP62104506 A JP 62104506A JP 10450687 A JP10450687 A JP 10450687A JP S63271679 A JPS63271679 A JP S63271679A
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- Japan
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- data
- writing
- signal
- memory
- memory cell
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Links
- 230000015654 memory Effects 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims description 16
- 239000000872 buffer Substances 0.000 abstract description 22
- 230000008569 process Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory
Landscapes
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、たとえばＩＣカードのデータメモリなどとし
て用いられる半導体メモリのデータ書込み方式に係り、
特にＥＥＰＲＯＭの自動ページ書込み方式に関する。
て用いられる半導体メモリのデータ書込み方式に係り、
特にＥＥＰＲＯＭの自動ページ書込み方式に関する。
（従来の技術）
最近、半導体メモリとして、ＥＦＲＯＭに代わり電気的
にデータを消去および書換えが可能であるＥＥＦＲＯＭ
が注目されている。しかるに、ＥＥＰＲＯＭは、そのデ
ータ書込み時間がＥＦＲＯＭのそれよりも長いため各種
の改良がなされてきた。
にデータを消去および書換えが可能であるＥＥＦＲＯＭ
が注目されている。しかるに、ＥＥＰＲＯＭは、そのデ
ータ書込み時間がＥＦＲＯＭのそれよりも長いため各種
の改良がなされてきた。
特に、改良品として目をみはるものは、ＥＥＦＲＯＭ内
に数バイト分のＲＡＭで構成されたバッファを設け、特
定時間内にこのバッファに書込みを行なっておくだけで
、あとは内部的にバッファの内容をＥ Ｅ Ｆ ＲＯＭ
に書換えてくれるというものである。これは、バッファ
に書込む時間がＥＦＲＯＭと同程度のため、見掛は上、
書込み時間が短縮される。これにはページという概念に
よりメモリを分割し、２メモリに供給されるアドレスデ
ータのうち下位数ビットでページ内のバイトの番号を示
し、残りの上位バイトでページ数を示すといったもので
ある。この概念から、いわゆるページ書込み機能と呼ば
れている。
に数バイト分のＲＡＭで構成されたバッファを設け、特
定時間内にこのバッファに書込みを行なっておくだけで
、あとは内部的にバッファの内容をＥ Ｅ Ｆ ＲＯＭ
に書換えてくれるというものである。これは、バッファ
に書込む時間がＥＦＲＯＭと同程度のため、見掛は上、
書込み時間が短縮される。これにはページという概念に
よりメモリを分割し、２メモリに供給されるアドレスデ
ータのうち下位数ビットでページ内のバイトの番号を示
し、残りの上位バイトでページ数を示すといったもので
ある。この概念から、いわゆるページ書込み機能と呼ば
れている。
さて、従来のページ書込み方法は、書込むべきページの
データを全てメモリからバッファにあらかじめ保持して
おき、外部から入力されたデータをバッファ内のデータ
と入れ換えることにより、その都度保持し、特定時間経
過後メモリ内の指定ページ箇所にバッファの内容を全て
記憶しなおす方式をとっていた。
データを全てメモリからバッファにあらかじめ保持して
おき、外部から入力されたデータをバッファ内のデータ
と入れ換えることにより、その都度保持し、特定時間経
過後メモリ内の指定ページ箇所にバッファの内容を全て
記憶しなおす方式をとっていた。
この方式だと、たとえば１ページ１６バイトからなる８
１９２ワード×８ビットのＥＥＦＲＯＭの場合、アドレ
スｒ００００＋ＪとアドレスｒｏｏＯＦ、Ｊとは同一の
ページに存在する。このとき、アドレス「００００Ｈ」
のデータのみを書換えた場合、ｒｏｏｏｏＨｊないし ｒｏｏｏＦＨＪまでのデータを一時バッファに保持し、
バッファ内においてアドレスｒ００００＋Ｊに対応する
データのみを書換え、次にバッファ内の全てのデータを
ｒｏ ００ ｏ、、 Ｊないし「０００ＦＨ」の領域に
書込む。すなわち、アドレスｒ００００＋Ｊのデータの
みを書換えたとしても、実際には例えば「０００ＦＨ」
にも書込み動作を行なっていることになる。これは、Ｅ
ＥＦＲＯＭの書換え可能回数が最大で１００００回とし
た場合、ｒ００００＋Ｊに対してのみ１００００回書換
えを行なうと、「０００ＦＨ」に対しては書換えた際の
データの保障がなくなる。すなわち、メモリセルの書込
み負荷が大きすぎることになり、メモリセルの寿命が低
下する。
１９２ワード×８ビットのＥＥＦＲＯＭの場合、アドレ
スｒ００００＋ＪとアドレスｒｏｏＯＦ、Ｊとは同一の
ページに存在する。このとき、アドレス「００００Ｈ」
のデータのみを書換えた場合、ｒｏｏｏｏＨｊないし ｒｏｏｏＦＨＪまでのデータを一時バッファに保持し、
バッファ内においてアドレスｒ００００＋Ｊに対応する
データのみを書換え、次にバッファ内の全てのデータを
ｒｏ ００ ｏ、、 Ｊないし「０００ＦＨ」の領域に
書込む。すなわち、アドレスｒ００００＋Ｊのデータの
みを書換えたとしても、実際には例えば「０００ＦＨ」
にも書込み動作を行なっていることになる。これは、Ｅ
ＥＦＲＯＭの書換え可能回数が最大で１００００回とし
た場合、ｒ００００＋Ｊに対してのみ１００００回書換
えを行なうと、「０００ＦＨ」に対しては書換えた際の
データの保障がなくなる。すなわち、メモリセルの書込
み負荷が大きすぎることになり、メモリセルの寿命が低
下する。
（発明が解決しようとする問題点）
本発明は、上記したようにメモリセルの書込み負荷が大
きすぎ、メモリセルの寿命が低下するという問題点を解
決すべくなされたもので、メモリセルの書込み負荷が軽
減し、メモリセルの寿命低下を防止し得るデータ書込み
方式を提供することを目的とする。
きすぎ、メモリセルの寿命が低下するという問題点を解
決すべくなされたもので、メモリセルの書込み負荷が軽
減し、メモリセルの寿命低下を防止し得るデータ書込み
方式を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明は、２ｎ （ｎは正の整数）列のアクセス単位と
なる少なくとも１ビットからなるビット列に分割される
メモリと、２ｎ列のデータ保持手段と、このデータ保持
手段に保持されたデータを前記メモリの所定分割領域に
書込む書込み手段とを有し、前記メモリへのデータ書込
みの際、所定時間内に２ｎ列以下のデータを前記データ
保持手段に受付けた後、前記書込み手段によって前記メ
モリの所定分割領域にデータを書込むデータ書込み方式
であって、前記書込み手段は前記所定時間内に受付けた
データのみを前記メモリの所定分割領域に書込むことを
特徴とする。
なる少なくとも１ビットからなるビット列に分割される
メモリと、２ｎ列のデータ保持手段と、このデータ保持
手段に保持されたデータを前記メモリの所定分割領域に
書込む書込み手段とを有し、前記メモリへのデータ書込
みの際、所定時間内に２ｎ列以下のデータを前記データ
保持手段に受付けた後、前記書込み手段によって前記メ
モリの所定分割領域にデータを書込むデータ書込み方式
であって、前記書込み手段は前記所定時間内に受付けた
データのみを前記メモリの所定分割領域に書込むことを
特徴とする。
（作用）
所定時間内に受付けたデータのみをメモリの所定分割領
域に書込むことにより、データ受付は期間中に受付けた
データのみを正確に目的とするメモリセルに書込めるの
で、メモリセルの書込み負荷が軽減し、メモリセルの寿
命低下を防止することができる。
域に書込むことにより、データ受付は期間中に受付けた
データのみを正確に目的とするメモリセルに書込めるの
で、メモリセルの書込み負荷が軽減し、メモリセルの寿
命低下を防止することができる。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は、たとえば６４キロビット（８１９２ワード×
８ビット）のＥＥＰＲＯＭの回路構成を示すものである
。すなわち、１はローアドレスラッチで、アドレスデー
タＡ□２〜Ａｏのうち上位８ビットのデータＡ１２〜Ａ
５を後述する制御回路１０からの信号ｄによりラッチす
る。２はローアドレスデコーダで、ローアドレスラッチ
１にラッチされたアドレスデータＡ１２〜Ａ５をデコー
ドすることにより行選択信号ａを生成する。３は８１９
２ワード×８ビットのメモリセルアレイである。４はカ
ラムアドレスバッファで、アドレスデータＡ１２〜Ａｏ
のうち下位５ビットのデータＡ４〜Ａｏを保持する。５
はカラムアドレスデコーダで、カラムアドレスバッファ
４から出力されるアドレスデータＡ４〜Ａｏを後述する
制御回路１０からの信号ｅによりデコードすることによ
り列選択信号す、ｃを生成する。６はアクセス識別情報
ラッチで、カラムアドレスデコーダ５からの信号Ｃによ
りアクセス識別情報をラッチする。７は入力データラッ
チで、後述する人出力バッファ８から入力された８ビッ
トのデータをカラムアドレスデコーダ５からの信号Ｃに
よりラッチする。
８ビット）のＥＥＰＲＯＭの回路構成を示すものである
。すなわち、１はローアドレスラッチで、アドレスデー
タＡ□２〜Ａｏのうち上位８ビットのデータＡ１２〜Ａ
５を後述する制御回路１０からの信号ｄによりラッチす
る。２はローアドレスデコーダで、ローアドレスラッチ
１にラッチされたアドレスデータＡ１２〜Ａ５をデコー
ドすることにより行選択信号ａを生成する。３は８１９
２ワード×８ビットのメモリセルアレイである。４はカ
ラムアドレスバッファで、アドレスデータＡ１２〜Ａｏ
のうち下位５ビットのデータＡ４〜Ａｏを保持する。５
はカラムアドレスデコーダで、カラムアドレスバッファ
４から出力されるアドレスデータＡ４〜Ａｏを後述する
制御回路１０からの信号ｅによりデコードすることによ
り列選択信号す、ｃを生成する。６はアクセス識別情報
ラッチで、カラムアドレスデコーダ５からの信号Ｃによ
りアクセス識別情報をラッチする。７は入力データラッ
チで、後述する人出力バッファ８から入力された８ビッ
トのデータをカラムアドレスデコーダ５からの信号Ｃに
よりラッチする。
８は人出力バッファで、後述する制御回路１０からの信
号りにより８ビットの入出力データＤ７〜Ｄｏを保持す
る。９は内部書込みコントローラで、後述する制御回路
１０からの信号ｆにより内部書込み処理を行なう。１０
は制御回路で、本ＥＥＰＲＯＭに関する書込みおよび読
出しの際−の制御を司る。制御回路１０は、外部からＷ
Ｅ倍信号ライトイネーブル信号）、ＣＥ倍信号チップイ
ネーブル信号）、ＯＥ倍信号アウトプットイネーブル信
号）が供給されるとともに、外部へ後述するようなＷＲ
Ｂ信号およびＲＲＢ信号を出力する。
号りにより８ビットの入出力データＤ７〜Ｄｏを保持す
る。９は内部書込みコントローラで、後述する制御回路
１０からの信号ｆにより内部書込み処理を行なう。１０
は制御回路で、本ＥＥＰＲＯＭに関する書込みおよび読
出しの際−の制御を司る。制御回路１０は、外部からＷ
Ｅ倍信号ライトイネーブル信号）、ＣＥ倍信号チップイ
ネーブル信号）、ＯＥ倍信号アウトプットイネーブル信
号）が供給されるとともに、外部へ後述するようなＷＲ
Ｂ信号およびＲＲＢ信号を出力する。
このように構成されたＥＥＰＲＯＭの外部書込みタイミ
ングを第２図に示す。定常状態においては、ＷＲＢ信号
およびＲＲＢ信号は共に“Ｈ” レベルとなっている。
ングを第２図に示す。定常状態においては、ＷＲＢ信号
およびＲＲＢ信号は共に“Ｈ” レベルとなっている。
ここで、ＷＲＢ信号は、書込みバイトの第１バイト目を
アクセスすると“Ｌ″レベルなり、以降の内部書込み処
理が終了すると再び“Ｈ”レベルとなる。制御回路１０
内には、タイマおよびカウンタが含まれている。タイマ
は、書込みバイトが入力された後、次のバイト入力の受
付は期間を定めるものであり、カウンタは、いくつの書
込みバイトを受付けたかをカウントするものである。本
実施例では、たとえば３２バイトの受付けにより受付は
処理を終了する。また、タイマは、リセット後５０μｓ
でオーバフローするようになっている。すなわち、ある
バイトをアクセスし、次のバイトをアクセスするまでに
５０μｓ以上要してしまったか、またはそれぞれのアク
セスは５０μｓ以内で、かつ３２バイトアクセスした時
点で書込みバイトの受付は処理は終了する。カウンタの
カウントアツプおよびタイマのリセットは、書込み動作
によって生成される入力受付はタイマリセット信号（パ
ルス）により行なわれる。この受付は処理継続中か否か
を外部に知らせるのがＲＲＢ信号で、受付は処理を終了
すると“Ｌ”レベルとなり、以降の内部書込み処理が終
了すると再び“Ｈ”レベルとなる。
アクセスすると“Ｌ″レベルなり、以降の内部書込み処
理が終了すると再び“Ｈ”レベルとなる。制御回路１０
内には、タイマおよびカウンタが含まれている。タイマ
は、書込みバイトが入力された後、次のバイト入力の受
付は期間を定めるものであり、カウンタは、いくつの書
込みバイトを受付けたかをカウントするものである。本
実施例では、たとえば３２バイトの受付けにより受付は
処理を終了する。また、タイマは、リセット後５０μｓ
でオーバフローするようになっている。すなわち、ある
バイトをアクセスし、次のバイトをアクセスするまでに
５０μｓ以上要してしまったか、またはそれぞれのアク
セスは５０μｓ以内で、かつ３２バイトアクセスした時
点で書込みバイトの受付は処理は終了する。カウンタの
カウントアツプおよびタイマのリセットは、書込み動作
によって生成される入力受付はタイマリセット信号（パ
ルス）により行なわれる。この受付は処理継続中か否か
を外部に知らせるのがＲＲＢ信号で、受付は処理を終了
すると“Ｌ”レベルとなり、以降の内部書込み処理が終
了すると再び“Ｈ”レベルとなる。
すなわち、ＷＲＢ信号およびＲＲＢ信号が共に“Ｈルー
ベルであれば、書込みバイトとして第１バイト目の待ち
状態であり、ＷＲＢ信号が“Ｌ”レベルでＲＲＢ信号が
Ｈ“レベルであれば、以前に第１バイト目は受付けてお
り、それ以降のバイトの受付けが継続中であることを示
す。また、ＷＲＢ信号およびＲＲＢ信号が共に“Ｌルー
ベルであれば、書込みバイト受付は禁止状態で、かつ内
部書込み処理が行なわれていることを示す。これにより
、外部装置としては上記３つの状態が容易に識別できる
。
ベルであれば、書込みバイトとして第１バイト目の待ち
状態であり、ＷＲＢ信号が“Ｌ”レベルでＲＲＢ信号が
Ｈ“レベルであれば、以前に第１バイト目は受付けてお
り、それ以降のバイトの受付けが継続中であることを示
す。また、ＷＲＢ信号およびＲＲＢ信号が共に“Ｌルー
ベルであれば、書込みバイト受付は禁止状態で、かつ内
部書込み処理が行なわれていることを示す。これにより
、外部装置としては上記３つの状態が容易に識別できる
。
さて、ＷＲＢ信号およびＲＲＢ信号が共にＨ”レベルの
状態で書込みを行なうと、この際のＣＥ倍信号ＷＥ倍信
号の論理積をとった信号（第１図中の信号ｄ）により、
アドレスデータＡ１２〜Ａ５をローアドレスとしてロー
アドレスラッチ１にラッチする。このとき、ＷＲＢ信号
を“Ｌ“レベルにおとす。同時に、カラムアドレスデコ
ーダ５は、カラムアドレスバッファ４から入力されたア
ドレスデータＡ４〜Ａ、をＣＥ倍信号ＷＥ倍信号の論理
積をとった信号（第１図中の信号ｅ）によりデコードす
ることにより信号Ｃを生成する。
状態で書込みを行なうと、この際のＣＥ倍信号ＷＥ倍信
号の論理積をとった信号（第１図中の信号ｄ）により、
アドレスデータＡ１２〜Ａ５をローアドレスとしてロー
アドレスラッチ１にラッチする。このとき、ＷＲＢ信号
を“Ｌ“レベルにおとす。同時に、カラムアドレスデコ
ーダ５は、カラムアドレスバッファ４から入力されたア
ドレスデータＡ４〜Ａ、をＣＥ倍信号ＷＥ倍信号の論理
積をとった信号（第１図中の信号ｅ）によりデコードす
ることにより信号Ｃを生成する。
ここで、アクセス識別情報ラッチ６は、３２個の１ビッ
トラツチによって構成されており、定常状態においては
リセットされていて、信号Ｃにより選択されたラッチが
セットされるようになっている。また、入力データラッ
チ７は、８ビット×３２ワードのラッチによって構成さ
れており、各ワードは信号Ｃにより選択され、このとき
選択されたラッチは人出力バッファ８を介して入力され
るデータをラッチする。すなわち、これにより順序的に
Ａ４〜ＡＯのデータ値がランダムになっていても対応す
るワードに格納され、またデータが格納されたワードが
どれであるかをアクセス識別情報ラッチ６が記憶するこ
とになる。
トラツチによって構成されており、定常状態においては
リセットされていて、信号Ｃにより選択されたラッチが
セットされるようになっている。また、入力データラッ
チ７は、８ビット×３２ワードのラッチによって構成さ
れており、各ワードは信号Ｃにより選択され、このとき
選択されたラッチは人出力バッファ８を介して入力され
るデータをラッチする。すなわち、これにより順序的に
Ａ４〜ＡＯのデータ値がランダムになっていても対応す
るワードに格納され、またデータが格納されたワードが
どれであるかをアクセス識別情報ラッチ６が記憶するこ
とになる。
第２図の例においては、受付は期間終了時にはローアド
レスラッチ１にはＸＸという値がラッチされ、入力デー
タラッチ７においては、第１番目の８ビットラツチには
データＣ１第７番目の８ビットラツチにはデータＣ１第
７番目の８ビットラツチにはデータＣ１第７番目の８ビ
ットラツチにはデータｂがそれぞれラッチされており、
アクセス識別情報ラッチ６においては、第１．第３．第
４、第７ビット目がそれぞれセット状態で、残りは全て
リセット状態となっている。
レスラッチ１にはＸＸという値がラッチされ、入力デー
タラッチ７においては、第１番目の８ビットラツチには
データＣ１第７番目の８ビットラツチにはデータＣ１第
７番目の８ビットラツチにはデータＣ１第７番目の８ビ
ットラツチにはデータｂがそれぞれラッチされており、
アクセス識別情報ラッチ６においては、第１．第３．第
４、第７ビット目がそれぞれセット状態で、残りは全て
リセット状態となっている。
次に、内部書込み処理について第３図に示すフローチャ
ートを参照しつつ説明する。まず、受付は期間終了後、
内部書込み用カラムアドレスを“０“にする。これは、
内部書込みコントローラ９内にカラムアドレスジェネレ
ータがあり、この出力が第２図に示された内部書込み用
カラムアドレスを“００”から“ＩＦ″までの値となる
。そして、この出力をデコードすることにより列選択信
号ｉおよび信号ｊ、ｋが生成される。
ートを参照しつつ説明する。まず、受付は期間終了後、
内部書込み用カラムアドレスを“０“にする。これは、
内部書込みコントローラ９内にカラムアドレスジェネレ
ータがあり、この出力が第２図に示された内部書込み用
カラムアドレスを“００”から“ＩＦ″までの値となる
。そして、この出力をデコードすることにより列選択信
号ｉおよび信号ｊ、ｋが生成される。
次に、内部書込みコントローラ９は、生成した信号ｊに
よりアクセス識別情報ラッチ６内の対応するラッチを選
択しくつまり、カラムアドレスに対応するアクセス識別
情報を参照し）、これがセットされているか否かを判断
する。セットされていない状態（つまり“０”）であれ
ば、メモリセルアレイ３への書込みは行なわず、カラム
アドレスジェネレータによりアドレスを１つ増加する。
よりアクセス識別情報ラッチ６内の対応するラッチを選
択しくつまり、カラムアドレスに対応するアクセス識別
情報を参照し）、これがセットされているか否かを判断
する。セットされていない状態（つまり“０”）であれ
ば、メモリセルアレイ３への書込みは行なわず、カラム
アドレスジェネレータによりアドレスを１つ増加する。
セットされている状態（つまり“１″）であれば、生成
した信号ｋにより入力データラッチ７内の対応するワー
ドを選択しくつまり、カラムアドレスに対応した入力デ
ータラッチ乙のワードを選択し）、そのワード内のデー
タをメモリセルアレイ３に供給し、同時に列選択信号ｉ
（カラムアドレス）と行選択信号ａ（ローアドレス）
とにより書込むべきメモリセルを指定するとともに、書
込み許可信号ｌをメモリセルアレイ３に与える。メモリ
セルアレイ３は、書込み許可信号ノを受取ると、アドレ
スデータにより指定されたメモリセル（８ビット）に先
に供給されているデータを記憶する。
した信号ｋにより入力データラッチ７内の対応するワー
ドを選択しくつまり、カラムアドレスに対応した入力デ
ータラッチ乙のワードを選択し）、そのワード内のデー
タをメモリセルアレイ３に供給し、同時に列選択信号ｉ
（カラムアドレス）と行選択信号ａ（ローアドレス）
とにより書込むべきメモリセルを指定するとともに、書
込み許可信号ｌをメモリセルアレイ３に与える。メモリ
セルアレイ３は、書込み許可信号ノを受取ると、アドレ
スデータにより指定されたメモリセル（８ビット）に先
に供給されているデータを記憶する。
そして、内部書込みコントローラ９は、メモリセルアレ
イ３にデータを書き終えたことを認識し、カラムアドレ
スジェネレータによりアドレスを１つ増加する。
イ３にデータを書き終えたことを認識し、カラムアドレ
スジェネレータによりアドレスを１つ増加する。
ただし、カラムアドレスを１つ増加する前にアドレス値
が“ＩＦＨ”となっているか否かを判断し、なっていれ
ば信号ｍによって制御回路１０に書込みが終了したこと
を知らせ゛る。制御回路１０は、信号ｍによって書込み
が終了したことを認識すると、ＷＲＢ信号およびＲＲＢ
信号をそれぞれＨ”レベルにするとともに、信号ｇによ
りアクセス識別情報ラッチ６の各ラッチを全てリセット
し、メモリとして定常状態に戻す。
が“ＩＦＨ”となっているか否かを判断し、なっていれ
ば信号ｍによって制御回路１０に書込みが終了したこと
を知らせ゛る。制御回路１０は、信号ｍによって書込み
が終了したことを認識すると、ＷＲＢ信号およびＲＲＢ
信号をそれぞれＨ”レベルにするとともに、信号ｇによ
りアクセス識別情報ラッチ６の各ラッチを全てリセット
し、メモリとして定常状態に戻す。
なお、第２図における内部書込み処理期間中はで百信号
、ＷＥ倍信号よびσＴ倍信号それぞれ無効となる。
、ＷＥ倍信号よびσＴ倍信号それぞれ無効となる。
次に、読出し動作としては、読出し許可期間（第２図に
おいて内部書込み処理期間以外の期間）に入力された読
出し信号であるＣＥ倍信号よびＯＥ倍信号連動して行な
われる。この際、制御回路１０が読出し動作であると認
識すると、アドレスデータＡ１２〜Ａ５はローアドレス
ラッチ１を介してローアドレスデコーダ２で行選択信号
ａに変換され、またアドレスデータＡ４〜Ａｏはカラム
アドレスバッファ４を介してカラムアドレスデコーダ５
で列選択信号すに変換され、これら行選択信号ａと列選
択信号すとにより指定されたメモリセル（８ビット）の
データを読出し、信号りにより人出力バッファ８に格納
する。
おいて内部書込み処理期間以外の期間）に入力された読
出し信号であるＣＥ倍信号よびＯＥ倍信号連動して行な
われる。この際、制御回路１０が読出し動作であると認
識すると、アドレスデータＡ１２〜Ａ５はローアドレス
ラッチ１を介してローアドレスデコーダ２で行選択信号
ａに変換され、またアドレスデータＡ４〜Ａｏはカラム
アドレスバッファ４を介してカラムアドレスデコーダ５
で列選択信号すに変換され、これら行選択信号ａと列選
択信号すとにより指定されたメモリセル（８ビット）の
データを読出し、信号りにより人出力バッファ８に格納
する。
このように、１ペ一ジ分のバッファ数だけアクセス識別
情報を保持する手段（アクセス識別情報ラッチ６）を設
けて、特定時間内にアクセスされたバッファを認識でき
るようにしておき、内部書込み処理時にアクセスのあっ
たバッファの内容のみメモリセルに書込むことにより、
データ受付は期間中に受付けたデータのみを正確に目的
とするメモリセルに書込めるので、メモリセルの書込み
負荷が軽減し、メモリセルの寿命低下を防止することが
できる。
情報を保持する手段（アクセス識別情報ラッチ６）を設
けて、特定時間内にアクセスされたバッファを認識でき
るようにしておき、内部書込み処理時にアクセスのあっ
たバッファの内容のみメモリセルに書込むことにより、
データ受付は期間中に受付けたデータのみを正確に目的
とするメモリセルに書込めるので、メモリセルの書込み
負荷が軽減し、メモリセルの寿命低下を防止することが
できる。
［発明の効果コ
以上詳述したように本発明によれば、メモリセルの書込
み負荷が軽減し、メモリセルの寿命低下を防止し得るデ
ータ書込み方式を提供できる。
み負荷が軽減し、メモリセルの寿命低下を防止し得るデ
ータ書込み方式を提供できる。
図は本発明の一実施例を説明するためのもので、第１図
はＥＥＰＲＯＭの回路構成を示すブロック図、第２図は
データ書込みタイミングを示す図、第３図は内部書込み
処理を説明するフローチャートである。
はＥＥＰＲＯＭの回路構成を示すブロック図、第２図は
データ書込みタイミングを示す図、第３図は内部書込み
処理を説明するフローチャートである。
Claims (3)
- （１） ２＾ｎ（ｎは正の整数）列のアクセス単位とな
る少なくとも１ビットからなるビット列に分割されるメ
モリと、２＾ｎ列のデータ保持手段と、このデータ保持
手段に保持されたデータを前記メモリの所定分割領域に
書込む書込み手段とを有し、前記メモリへのデータ書込
みの際、所定時間内に２＾ｎ列以下のデータを前記デー
タ保持手段に受付けた後、前記書込み手段によって前記
メモリの所定分割領域にデータを書込むデータ書込み方
式であって、前記書込み手段は前記所定時間内に受付け
たデータのみを前記メモリの所定分割領域に書込むこと
を特徴とするデータ書込み方式。 - （２） 前記メモリは２＾ｍ（ｍは正の整数）個の分割
領域を有し、かつｍ＋ｎビットからなるアドレスデータ
のうちｍビットによりアクセス分割領域を認識し、ｎビ
ットにより分割領域内の前記ビット列および前記データ
保持手段の列を認識することを特徴とする特許請求の範
囲第１項記載のデータ書込み方式。 - （３） 前記書込み手段は、前記所定時間内にデータを
受付けたデータ保持手段であるか否かを認識する手段を
有し、この手段により認識したデータ保持手段のデータ
を前記メモリの所定分割領域内の対応ビット列に書込む
ことを特徴とする特許請求の範囲第１項記載のデータ書
込み方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62104506A JPS63271679A (ja) | 1987-04-30 | 1987-04-30 | デ−タ書込み方式 |
| EP88105979A EP0288832B1 (en) | 1987-04-30 | 1988-04-14 | Data writing system for EEPROM |
| DE3852562T DE3852562T2 (de) | 1987-04-30 | 1988-04-14 | Datenschreibverfahren für EEPROM. |
| US07/182,021 US4891791A (en) | 1987-04-30 | 1988-04-15 | Data writing system for EEPROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62104506A JPS63271679A (ja) | 1987-04-30 | 1987-04-30 | デ−タ書込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63271679A true JPS63271679A (ja) | 1988-11-09 |
Family
ID=14382381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62104506A Pending JPS63271679A (ja) | 1987-04-30 | 1987-04-30 | デ−タ書込み方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4891791A (ja) |
| EP (1) | EP0288832B1 (ja) |
| JP (1) | JPS63271679A (ja) |
| DE (1) | DE3852562T2 (ja) |
Families Citing this family (20)
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|---|---|---|---|---|
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| NL9000940A (nl) * | 1990-04-20 | 1991-11-18 | Nedap Nv | Universeel identificatie label. |
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Family Cites Families (3)
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|---|---|---|---|---|
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| JPS6124091A (ja) * | 1984-07-12 | 1986-02-01 | Nec Corp | メモリ回路 |
| WO1986004727A1 (en) * | 1985-02-11 | 1986-08-14 | Advanced Micro Devices, Inc. | Efficient page mode write circuitry for e2proms |
-
1987
- 1987-04-30 JP JP62104506A patent/JPS63271679A/ja active Pending
-
1988
- 1988-04-14 EP EP88105979A patent/EP0288832B1/en not_active Expired - Lifetime
- 1988-04-14 DE DE3852562T patent/DE3852562T2/de not_active Expired - Fee Related
- 1988-04-15 US US07/182,021 patent/US4891791A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| DE3852562T2 (de) | 1995-05-04 |
| EP0288832B1 (en) | 1994-12-28 |
| US4891791A (en) | 1990-01-02 |
| DE3852562D1 (de) | 1995-02-09 |
| EP0288832A2 (en) | 1988-11-02 |
| EP0288832A3 (en) | 1991-03-20 |
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