JPH029091A - 半導体装置 - Google Patents
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- JPH029091A JPH029091A JP63158775A JP15877588A JPH029091A JP H029091 A JPH029091 A JP H029091A JP 63158775 A JP63158775 A JP 63158775A JP 15877588 A JP15877588 A JP 15877588A JP H029091 A JPH029091 A JP H029091A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000004044 response Effects 0.000 claims description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置に関し、特に、ＥＥＦＲＯＭ内蔵
型１チップマイクロコンピュータに関するものである。
型１チップマイクロコンピュータに関するものである。
［従来の技術］
一般に、ＥＥＦＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）にお
いては、素子の物理的性質上、データの書込時間（Ｚｌ
ｏｍｓｅｃ）が、読出時間（ｚ２００〜３００ｎｓｅｃ
）に比べ非常に長いため、ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｅｅ、ｓｓ Ｍｅｍｏｒｙ
）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ ’Ｍｅｍ。
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）にお
いては、素子の物理的性質上、データの書込時間（Ｚｌ
ｏｍｓｅｃ）が、読出時間（ｚ２００〜３００ｎｓｅｃ
）に比べ非常に長いため、ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｅｅ、ｓｓ Ｍｅｍｏｒｙ
）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ ’Ｍｅｍ。
ｒｙ）の置換えを狙う上で１つの障害となっている。そ
こで、最近の単体の大容量ＥＥＦＲＯＭでは、複数のデ
ータ（ページと呼ぶ）を内部ラッチに取込みメモリアレ
イ内の複数のデータを１回の書換サイクルで書換えるペ
ージ書換機能を付加し、見掛は上の１データあたりの書
換え時間を短くする工夫がなされている。
こで、最近の単体の大容量ＥＥＦＲＯＭでは、複数のデ
ータ（ページと呼ぶ）を内部ラッチに取込みメモリアレ
イ内の複数のデータを１回の書換サイクルで書換えるペ
ージ書換機能を付加し、見掛は上の１データあたりの書
換え時間を短くする工夫がなされている。
第２図は、一般的なページ書換動作を説明するための模
式図である。第２図を参照しながら、ＥＥＰＲＯＭのペ
ージ書換動作について説明する。
式図である。第２図を参照しながら、ＥＥＰＲＯＭのペ
ージ書換動作について説明する。
第２図において、メモリアレイ３４には、複数のメモリ
セルが複数行（ロウ）および複数列（カラム）に配列さ
れている。このＥＥＰＲＯＭは８ビツト構・成であり、
１ページは３２バイトであるものとする。
セルが複数行（ロウ）および複数列（カラム）に配列さ
れている。このＥＥＰＲＯＭは８ビツト構・成であり、
１ページは３２バイトであるものとする。
■ ロウデコーダ３１がアドレス信号Ａ５〜Ａ１２に従
ってメモリアレイ３４内のロウアドレスを選択する。選
択されたロウアドレスの３２バイト分のメモリセルを開
き、そのメモリセル内のデータを３２バイトラツチ３３
にロートする。
ってメモリアレイ３４内のロウアドレスを選択する。選
択されたロウアドレスの３２バイト分のメモリセルを開
き、そのメモリセル内のデータを３２バイトラツチ３３
にロートする。
■ カラムデコーダ３２がアドレス信号ＡＯ〜Ａ４に従
ってカラムアドレスを選択する。３２バイトラツチ３３
内のカラムアドレスに対応する領域にＤｉｎバッファ３
５を介してデータＩ１０゜〜Ｉ ／ ０ フを入力し、
１バイト分のラッチデータを書換える。
ってカラムアドレスを選択する。３２バイトラツチ３３
内のカラムアドレスに対応する領域にＤｉｎバッファ３
５を介してデータＩ１０゜〜Ｉ ／ ０ フを入力し、
１バイト分のラッチデータを書換える。
■ ■の動作を繰返し、３２バイトラツチ３３内の最大
１ページ（３２バイト）分のラッチデータを書換える。
１ページ（３２バイト）分のラッチデータを書換える。
■ メモリアレイ３４内の１ペ一ジ分のメモリセルデー
タを消去する。
タを消去する。
■ ３２バイトラツチ３３内の１ペ一ジ分のラッチデー
タをメモリアレイ３４内の１ペ一ジ分のメモリセルに書
込む。
タをメモリアレイ３４内の１ペ一ジ分のメモリセルに書
込む。
ところで、通常の単体のＥＥＰＲＯＭはそのビン配置が
同容量のＳ ＲＡ ＭやＤＲＡＭとコンパチブルになる
ように設計されており、外部から特別にページ書換動作
を制御する信号を入力するためのビンがないため、チッ
プイネーブル信号ＣＥやライトイネーブル（ｉ号ＷＥに
バイトロードサイクルの時間規定を設けることにより１
回の書換におけるバイト数を制御しているものが多い。
同容量のＳ ＲＡ ＭやＤＲＡＭとコンパチブルになる
ように設計されており、外部から特別にページ書換動作
を制御する信号を入力するためのビンがないため、チッ
プイネーブル信号ＣＥやライトイネーブル（ｉ号ＷＥに
バイトロードサイクルの時間規定を設けることにより１
回の書換におけるバイト数を制御しているものが多い。
第３図に、ページ書換動作における各信号の代表的なタ
イミングチャートを示す。
イミングチャートを示す。
第３図には、チップイネーブル信号ＣＥによりページ書
換動作の制御を行なうＣＥ制御が示される。なお、ライ
トイネーブル信号ＷＥによりページ書換動作の制御を行
なうＷＥ制御の場合には、第３図のチップイネーブル信
号ＣＥとライトイネーブル信号ＷＥの波形が入替わる。
換動作の制御を行なうＣＥ制御が示される。なお、ライ
トイネーブル信号ＷＥによりページ書換動作の制御を行
なうＷＥ制御の場合には、第３図のチップイネーブル信
号ＣＥとライトイネーブル信号ＷＥの波形が入替わる。
チップイネーブル信号ＣＥを立下げてから次に立上げる
までの時間ｔ。が、バイトロードサイクルとして規定さ
れた時間ｔｆＩＬｃ以内であると、ＥＥＦＲＯＭは次の
データｌ１０ｏ−１１０，を３２バイトラツチ３３に書
込むことができる。最後のデータｌ１０ｏ〜■１０７を
書込むためにチップイネーブル信号ＣＥを立下げてから
バイトロードサイクルの時間ｔ［ＩＬｃか過ぎてもチッ
プイネーブル信号ＣＥの立下がりが検出されないと、Ｅ
Ｅ Ｐ ＲＯＭは自動的に次のデータｌ１００−１１
０７を３２バイトラツチ３３に取込まなくなり、３２バ
イトラツチ３３からメモリアレイ３４内のメモリセルへ
の書込が始まる。
までの時間ｔ。が、バイトロードサイクルとして規定さ
れた時間ｔｆＩＬｃ以内であると、ＥＥＦＲＯＭは次の
データｌ１０ｏ−１１０，を３２バイトラツチ３３に書
込むことができる。最後のデータｌ１０ｏ〜■１０７を
書込むためにチップイネーブル信号ＣＥを立下げてから
バイトロードサイクルの時間ｔ［ＩＬｃか過ぎてもチッ
プイネーブル信号ＣＥの立下がりが検出されないと、Ｅ
Ｅ Ｐ ＲＯＭは自動的に次のデータｌ１００−１１
０７を３２バイトラツチ３３に取込まなくなり、３２バ
イトラツチ３３からメモリアレイ３４内のメモリセルへ
の書込が始まる。
［発明が解決しようとする課題］
ところで、ＥＥＰＲＯＭ内蔵型の１チツプマイクロコン
ピユータにおいては、ＥＥＰＲＯＭブロックに単体のＥ
ＥＦＲＯＭの回路方式を踏襲している場合が多く、ペー
ジ書換機能も上記方式をとっている。バイトロードサイ
クルはＥＥＰＲＯＭブロック内の発振回路より発生する
一定のクロックをカウントすることにより得られ一定で
ある。
ピユータにおいては、ＥＥＰＲＯＭブロックに単体のＥ
ＥＦＲＯＭの回路方式を踏襲している場合が多く、ペー
ジ書換機能も上記方式をとっている。バイトロードサイ
クルはＥＥＰＲＯＭブロック内の発振回路より発生する
一定のクロックをカウントすることにより得られ一定で
ある。
しかし、成る１つの用途に使われるように作成されたマ
イクロコンピュータのプログラムを、マイクロコンピュ
ータを遅い周波数で動作させる用途に使う場合には周波
数に制限が出てくる。というのは、ＥＥＰＲＯＭ内蔵型
１チップマイクロコンピュータにおいては、チップイネ
ーブル信号ＣＥおよびライトイネーブル信号ＷＥは内部
信号であり、プログラムでメモリへの書込命令を実行す
ることにより、自動的に発生する。したかって、プラグ
ラマはハイＩ・ロードサイクル内に次の書込命令を実行
させるために、プログラムステップ数でこれを制御しな
ければならない。１つのクロック周波数を想定して作ら
れたプログラム上では、第３図で示した時間ｔ。はマイ
クロコンピュータの命令実行時間と書込命令間のステッ
プ数との積で表わされ、バイトロードサイクルの時間ｊ
ｅＬ。よりも短くなっている。すなわち、 ｔｏ＝ｔｃ）ｃＸＬｓＴＥｐ ＜ｔａＬｃ−（１）とな
る。ここで、ｔＣＹＣ：ｉ命令の実行時間、ｔ５７Ｈｒ
：書込命令間のプログラムステップ数、ｔ［ＩＬｃ
：バイトロードサイクルの時間である。
イクロコンピュータのプログラムを、マイクロコンピュ
ータを遅い周波数で動作させる用途に使う場合には周波
数に制限が出てくる。というのは、ＥＥＰＲＯＭ内蔵型
１チップマイクロコンピュータにおいては、チップイネ
ーブル信号ＣＥおよびライトイネーブル信号ＷＥは内部
信号であり、プログラムでメモリへの書込命令を実行す
ることにより、自動的に発生する。したかって、プラグ
ラマはハイＩ・ロードサイクル内に次の書込命令を実行
させるために、プログラムステップ数でこれを制御しな
ければならない。１つのクロック周波数を想定して作ら
れたプログラム上では、第３図で示した時間ｔ。はマイ
クロコンピュータの命令実行時間と書込命令間のステッ
プ数との積で表わされ、バイトロードサイクルの時間ｊ
ｅＬ。よりも短くなっている。すなわち、 ｔｏ＝ｔｃ）ｃＸＬｓＴＥｐ ＜ｔａＬｃ−（１）とな
る。ここで、ｔＣＹＣ：ｉ命令の実行時間、ｔ５７Ｈｒ
：書込命令間のプログラムステップ数、ｔ［ＩＬｃ
：バイトロードサイクルの時間である。
このプログラムを搭載したマイクロコンピュータのシス
テムクロックを遅くすると、（１）式の１命令の実行時
間ｔｃｙｃが大きくなり、やがて（１）式が成立たなく
なる。そのため、成る周波数以下のクロックではこのプ
ログラムは正常に動作しなくなってしまう。
テムクロックを遅くすると、（１）式の１命令の実行時
間ｔｃｙｃが大きくなり、やがて（１）式が成立たなく
なる。そのため、成る周波数以下のクロックではこのプ
ログラムは正常に動作しなくなってしまう。
つまり、成る１つのクロック周波数を想定して作られた
プログラムを搭載したマイクロコンピュータを遅い周波
数で使おうとすると、（１）式の成立つ範囲でしか使え
ず、この範囲を越えた遅い周波数で使う場合には別のプ
ログラムを作らなければならず、コスト増大につながる
という問題があった。
プログラムを搭載したマイクロコンピュータを遅い周波
数で使おうとすると、（１）式の成立つ範囲でしか使え
ず、この範囲を越えた遅い周波数で使う場合には別のプ
ログラムを作らなければならず、コスト増大につながる
という問題があった。
また、表示付ＩＣカード用のマイクロコンピュータの場
合には、端末との通信においては比較的高速動作させな
ければならないが、端末に差込まないでそれ自体で使用
するとき、すなわちスタンドアロンでの使用時には、極
端に遅い周波数で動作させなければならない。これは、
スタンドアロンでの使用時には、ｔＣカードに内蔵の電
池で動作するようになっているので、電池の消耗を少な
くするためである。
合には、端末との通信においては比較的高速動作させな
ければならないが、端末に差込まないでそれ自体で使用
するとき、すなわちスタンドアロンでの使用時には、極
端に遅い周波数で動作させなければならない。これは、
スタンドアロンでの使用時には、ｔＣカードに内蔵の電
池で動作するようになっているので、電池の消耗を少な
くするためである。
したがって、このような用途に使うためには、プログラ
ムを２重にしておかなければならず、プログラムの効率
が非常に悪くなるという問題があった。
ムを２重にしておかなければならず、プログラムの効率
が非常に悪くなるという問題があった。
この発明は上記問題点を解決するためになされたもので
、ＥＥＦＲＯＭのバイトロードサイクルが、プログラム
の動作周波数を制限することのないＥ Ｅ Ｐ ＲＯＭ
内蔵型１チツプマイクロコンピユータを提供することを
目的とするものである。
、ＥＥＦＲＯＭのバイトロードサイクルが、プログラム
の動作周波数を制限することのないＥ Ｅ Ｐ ＲＯＭ
内蔵型１チツプマイクロコンピユータを提供することを
目的とするものである。
［課題を解決するための手段］
この発明に係る半導体装置は、電気的に消去可能かつプ
ログラム可能な読出専用メモリ、制御信号および書込１
＝号を発生する処理手段、処理手段から発生される制御
信号に応答して一括書換信号を発生する信号発生手段、
および書換手段を同一半導体基板上に備えたものである
。書換手段は、処理手段から発生される書込信号に応答
して複数のデータを入力し、信号発生手段から発生され
る一括書換信号に応答して読出専用メモリ内の複数のデ
ータを、入力した複数のデータにより一括して書換える
ものである。
ログラム可能な読出専用メモリ、制御信号および書込１
＝号を発生する処理手段、処理手段から発生される制御
信号に応答して一括書換信号を発生する信号発生手段、
および書換手段を同一半導体基板上に備えたものである
。書換手段は、処理手段から発生される書込信号に応答
して複数のデータを入力し、信号発生手段から発生され
る一括書換信号に応答して読出専用メモリ内の複数のデ
ータを、入力した複数のデータにより一括して書換える
ものである。
［作用］
この発明に係る半導体装置によれば、書換手段による複
数のデータの人力か処理手段からの書込信号により制御
され、その複数のデータによる一括書換が、処理手段か
らの制御信号に基づいて信号発生手段から発生される一
括書換信号により制御される。そのため、複数のデータ
の入力およびその複数のデータによる一括書換は、処理
手段の動作に応答して行なわれることになる。したがっ
て、処理手段の動作速度によってプログラムを変える必
要はない。
数のデータの人力か処理手段からの書込信号により制御
され、その複数のデータによる一括書換が、処理手段か
らの制御信号に基づいて信号発生手段から発生される一
括書換信号により制御される。そのため、複数のデータ
の入力およびその複数のデータによる一括書換は、処理
手段の動作に応答して行なわれることになる。したがっ
て、処理手段の動作速度によってプログラムを変える必
要はない。
［実施例］
以下、この発明の実施例を図面を用いて詳細に説明する
。
。
第１図は、この発明の一実施例によるＥＥＰＲＯＭ内蔵
型１チップマイクロコンピュータの構成を示すブロック
図である。
型１チップマイクロコンピュータの構成を示すブロック
図である。
第１図において、半導体チップ１００上にはＣＰＵ（中
央処理装置）１およびＥＥＦＲＯＭ２が形成されている
。半導体チップ１００は例えばシリコンからなる。ＥＥ
ＦＲＯＭ２において、メモリアレイ５は、複数行および
複数列に配列された複数のメモリセルを含む。カラムデ
コーダ３およびロウデコーダ４には、ＣＰＵ１からアド
レスバスＡＢを介してアドレス信号が与えられる。ロウ
デコーダ４は、アドレス信号に応答してメモリアレイら
内のロウアドレスを選択し、カラムデコーダ３はアドレ
ス信号に応答してメモリアレイ５内のカラムアドレスを
選択する。３２バイトラツチ６には、ページ書換時に、
データバスＤＢからＤｉｎバッファ８を介してさ最大３
２バイトのデータが１バイトずつ順次取込まれる。また
、読出時には、カラムデコーダ３およびロウデコーダ４
によって選択されたメモリアレイ５中の１ワード（８ビ
ツト）のデータがＤｏｕｔバッファ９を介してデータバ
スＤＢに出力される。
央処理装置）１およびＥＥＦＲＯＭ２が形成されている
。半導体チップ１００は例えばシリコンからなる。ＥＥ
ＦＲＯＭ２において、メモリアレイ５は、複数行および
複数列に配列された複数のメモリセルを含む。カラムデ
コーダ３およびロウデコーダ４には、ＣＰＵ１からアド
レスバスＡＢを介してアドレス信号が与えられる。ロウ
デコーダ４は、アドレス信号に応答してメモリアレイら
内のロウアドレスを選択し、カラムデコーダ３はアドレ
ス信号に応答してメモリアレイ５内のカラムアドレスを
選択する。３２バイトラツチ６には、ページ書換時に、
データバスＤＢからＤｉｎバッファ８を介してさ最大３
２バイトのデータが１バイトずつ順次取込まれる。また
、読出時には、カラムデコーダ３およびロウデコーダ４
によって選択されたメモリアレイ５中の１ワード（８ビ
ツト）のデータがＤｏｕｔバッファ９を介してデータバ
スＤＢに出力される。
コントロールバッファ１０には、ＣＰＵＩからライトイ
ネーブル信号ＷＥおよびチップイネーブル信号ＣＥがそ
れぞれゲート１４および１３を介して与えられかつアウ
トブラフイネーブル信号ＯＥが与えられる。３２バイト
ラツチ６へのデータの取込みは、コントロールバッファ
１０から出力されるデータ取込制御信号２０により制御
される。
ネーブル信号ＷＥおよびチップイネーブル信号ＣＥがそ
れぞれゲート１４および１３を介して与えられかつアウ
トブラフイネーブル信号ＯＥが与えられる。３２バイト
ラツチ６へのデータの取込みは、コントロールバッファ
１０から出力されるデータ取込制御信号２０により制御
される。
コントロールフラグ１１には、ＣＰＵＩからコントロー
ルフラグ書換信号２３が与えられる。コントロールフラ
グ１１には、コントロールフラグ書換信号２３に応答し
て、データバスＤＢを介してＣＰＵＩから１°または“
０゛が与えられる。
ルフラグ書換信号２３が与えられる。コントロールフラ
グ１１には、コントロールフラグ書換信号２３に応答し
て、データバスＤＢを介してＣＰＵＩから１°または“
０゛が与えられる。
コントロールフラグ１１からはページ書換制御信号２１
が出力され、このページ書換制御信号２１はゲート１３
．１４および立下がり検出回路１２に与えられる。立下
がり検出回路１２からは高電圧発生回路制御信号２２が
出力され、その高電圧発生回路制御信号２２は高電圧発
生回路７に与えられる。高電圧発生回路７は、データの
書換時に、メモリアレイ５に書込用高電圧ＶＰＰを与え
る。
が出力され、このページ書換制御信号２１はゲート１３
．１４および立下がり検出回路１２に与えられる。立下
がり検出回路１２からは高電圧発生回路制御信号２２が
出力され、その高電圧発生回路制御信号２２は高電圧発
生回路７に与えられる。高電圧発生回路７は、データの
書換時に、メモリアレイ５に書込用高電圧ＶＰＰを与え
る。
次に、第１図のＥＥＦＲＯＭ内蔵型１チップマイクロコ
ンピュータのページ書換動作について説明する。
ンピュータのページ書換動作について説明する。
■ ＣＰＵＩは、ＥＥＰＲＯＭ２のページ書換を行なう
前に、コントロールフラグ１１に“１゜を書込む。
前に、コントロールフラグ１１に“１゜を書込む。
■ ロウデコーダ４がアドレスバスＡＢを介して与えら
れるアドレス信号に従ってメモリアレイ５内のロウアド
レスを選択する。選択されたロウアドレスの３２バイト
分のメモリセルを開き、そのメモリセル内のデータを３
２バイトラツチ６にロードする。
れるアドレス信号に従ってメモリアレイ５内のロウアド
レスを選択する。選択されたロウアドレスの３２バイト
分のメモリセルを開き、そのメモリセル内のデータを３
２バイトラツチ６にロードする。
■ カラムデコーダ３がアドレスバスＡＢを介して与え
られるアドレス信号に従ってカラムアドレスを選択する
。コントロールフラグ１１から出力されるページ書換制
御信号２１が“１″の期間はり“−ト１３，１４はイネ
ーブルとなり、ＣＰＵ１からのチップイネーブル信号Ｃ
Ｅおよびライトイネーブル信号ＷＥを受付ける。コント
ロールバッファ１０は、チップイネーブル信号ＣＥおよ
びライトイネーブル信号ＷＥに応答して、データ取込制
御信号２０によりデータの取込を制御する。
られるアドレス信号に従ってカラムアドレスを選択する
。コントロールフラグ１１から出力されるページ書換制
御信号２１が“１″の期間はり“−ト１３，１４はイネ
ーブルとなり、ＣＰＵ１からのチップイネーブル信号Ｃ
Ｅおよびライトイネーブル信号ＷＥを受付ける。コント
ロールバッファ１０は、チップイネーブル信号ＣＥおよ
びライトイネーブル信号ＷＥに応答して、データ取込制
御信号２０によりデータの取込を制御する。
これにより、３２バイトラツチ６内においてカラムアド
レスにより指定された領域に、データバスＤＢからのデ
ータがＤｉｎバッファ８を介して順次取込まれる。この
場合、従来方式にあったようなバイトロードサイクルの
規定はない。
レスにより指定された領域に、データバスＤＢからのデ
ータがＤｉｎバッファ８を介して順次取込まれる。この
場合、従来方式にあったようなバイトロードサイクルの
規定はない。
■ ■の動作を繰返し、３２バイトラツチ６内の最大１
ページ（３２バイト）分のラッチデータを書換える。Ｃ
ＰＵＩは、３２バイトラツチ６へ最後のデータが書込ま
れると、コントロールフラグ１１に“０“を書込む。こ
れにより、コントロールフラグ１１から出力されるペー
ジ書換制御信号２１は“１“から“０”に変化する。立
下がり検出回路１２は、ページ書換制御信号２１の立下
がり、すなわち“１“から“０゛への変化を検出すると
、高電圧発生回路制御信号２２により高電圧発生回路７
を起動させる。
ページ（３２バイト）分のラッチデータを書換える。Ｃ
ＰＵＩは、３２バイトラツチ６へ最後のデータが書込ま
れると、コントロールフラグ１１に“０“を書込む。こ
れにより、コントロールフラグ１１から出力されるペー
ジ書換制御信号２１は“１“から“０”に変化する。立
下がり検出回路１２は、ページ書換制御信号２１の立下
がり、すなわち“１“から“０゛への変化を検出すると
、高電圧発生回路制御信号２２により高電圧発生回路７
を起動させる。
■ メモリアレイ５内の１ページ分のメモリセルデータ
が消去された後、３２バイトラツチ６内の１ページ分の
ラッチデータがメモリアレイ５内の１ページ分のメモリ
セルに書込まれる。
が消去された後、３２バイトラツチ６内の１ページ分の
ラッチデータがメモリアレイ５内の１ページ分のメモリ
セルに書込まれる。
上記実施例の場合、ＣＰＵＩのシステムクロックを遅く
しても、ページ書換制御信号２１が“０“−“１”−“
０“というシーケンスをとる限り、ページ書換を行なう
ことができる。また、プログラマは、ＣＰＵＩのクロッ
ク周波数を考慮せずに、ページ書換のプログラムを作成
することができ、そのプログラムは任意のシステムクロ
ックにより動作させることができる。
しても、ページ書換制御信号２１が“０“−“１”−“
０“というシーケンスをとる限り、ページ書換を行なう
ことができる。また、プログラマは、ＣＰＵＩのクロッ
ク周波数を考慮せずに、ページ書換のプログラムを作成
することができ、そのプログラムは任意のシステムクロ
ックにより動作させることができる。
このように上記実施例によれば、１チツプ上にＣＰＵＩ
およびＥＥＰＲＯＭ２を形成し、ページ書換の制御を専
用の信号で行なうことによって、ＣＰＵＩのクロック周
波数に依存しないで動作するページ書換プログラムを容
易に作成し得るＥＥＰＲＯＭ内蔵型１チップマイクロコ
ンピュータを実現することができる。
およびＥＥＰＲＯＭ２を形成し、ページ書換の制御を専
用の信号で行なうことによって、ＣＰＵＩのクロック周
波数に依存しないで動作するページ書換プログラムを容
易に作成し得るＥＥＰＲＯＭ内蔵型１チップマイクロコ
ンピュータを実現することができる。
［発明の効果］
以上のようにこの発明によると、複数のデータの一括書
換が処理手段からの信号により制御されるので、処理手
段の動作速度を考慮せずに一括書換のプログラムを作成
することができ、そのプログラムを任意の動作速度で実
行させることができる。したがって、処理手段のクロッ
ク周波数によらないで動作する一括書換プログラムが容
易に作成され得るＥＥＰＲＯＭ内蔵型１チップマイクロ
コンピュータを実現することができる。
換が処理手段からの信号により制御されるので、処理手
段の動作速度を考慮せずに一括書換のプログラムを作成
することができ、そのプログラムを任意の動作速度で実
行させることができる。したがって、処理手段のクロッ
ク周波数によらないで動作する一括書換プログラムが容
易に作成され得るＥＥＰＲＯＭ内蔵型１チップマイクロ
コンピュータを実現することができる。
第１図はこの発明の一実施例によるＥＥＦＲＯＭ内蔵型
１チップマイクロコンピュータの構成を示すブロック図
である。第２図はＥＥＦＲＯＭのページ書換動作を説明
するための模式図である。 第３図はＥＥＦＲＯＭのページ書換動作を説明するため
の各信号のタイミングチャートである。 図において、１はＣＰＵ、２はＥＥＰＲＯＭ。 ３はカラムデコーダ、４はロウデコーダ、５はメモリア
レイ、６は３２バイトラツチ、７は高電圧発生回路、８
はＤｉｎバッファ、９はＤｏｕｔバッファ、１０はコン
トロールバッファ、１１はコントロールフラグ、１２は
立下がり検出回路、１３．１４はゲート、２０はデータ
取込制御信号、２１はページ書換制御信号、２２は高電
圧発生回路制御信号、２３はコントロールフラグ書込信
号、１００は半導体チップ、ＣＥはチップイネーブル信
号、ＷＥはライトイネーブル信号、ＯＥはアウトプット
イネーブル信号、ＡＢはアドレスバス、ＤＢはデータバ
スを示す。 なお、各図中、同一符号は同一または相当部分を示す。
１チップマイクロコンピュータの構成を示すブロック図
である。第２図はＥＥＦＲＯＭのページ書換動作を説明
するための模式図である。 第３図はＥＥＦＲＯＭのページ書換動作を説明するため
の各信号のタイミングチャートである。 図において、１はＣＰＵ、２はＥＥＰＲＯＭ。 ３はカラムデコーダ、４はロウデコーダ、５はメモリア
レイ、６は３２バイトラツチ、７は高電圧発生回路、８
はＤｉｎバッファ、９はＤｏｕｔバッファ、１０はコン
トロールバッファ、１１はコントロールフラグ、１２は
立下がり検出回路、１３．１４はゲート、２０はデータ
取込制御信号、２１はページ書換制御信号、２２は高電
圧発生回路制御信号、２３はコントロールフラグ書込信
号、１００は半導体チップ、ＣＥはチップイネーブル信
号、ＷＥはライトイネーブル信号、ＯＥはアウトプット
イネーブル信号、ＡＢはアドレスバス、ＤＢはデータバ
スを示す。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 電気的に消去可能かつプログラム可能な読出専用メモリ
、 制御信号および書込信号を発生する処理手段、前記処理
手段から発生される前記制御信号に応答して、一括書換
信号を発生する信号発生手段、および 前記処理手段から発生される書込信号に応答して複数の
データを入力し、前記信号発生手段から発生される前記
一括書換信号に応答して前記読出専用メモリ内の複数の
データを前記入力した複数のデータにより一括して書換
える書換手段を、同一半導体基板上に備えた半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158775A JPH029091A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158775A JPH029091A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH029091A true JPH029091A (ja) | 1990-01-12 |
Family
ID=15679068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158775A Pending JPH029091A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH029091A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991975A (ja) * | 1995-09-28 | 1997-04-04 | Nec Corp | 不揮発性メモリへのデータ格納装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623339A (ja) * | 1985-06-28 | 1987-01-09 | Nec Corp | 中央処理装置の高速化方式に於ける命令先取り方式 |
-
1988
- 1988-06-27 JP JP63158775A patent/JPH029091A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623339A (ja) * | 1985-06-28 | 1987-01-09 | Nec Corp | 中央処理装置の高速化方式に於ける命令先取り方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991975A (ja) * | 1995-09-28 | 1997-04-04 | Nec Corp | 不揮発性メモリへのデータ格納装置 |
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