JPH029090A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に、ＥＥＰＲＯＭ内蔵
型１チップマイクロコンピュータに関するものである。

［従来の技術］ 一般に、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　　
Ｅｒａｓａｂｌｅ　　ａｎｄ　　Ｐｒｏｇｒａｍｍａｂ
ｌｅ　　Ｒｅａｄ　　０ｎｌｙ　　Ｍｅｍｏｒｙ）にお
いては、素子の物理的性質上、データの書込時間（Ｚｌ
ｏｍｓｅｃ）が、読出時間（３２００〜３００ｎｓｅｃ
）に比べ非常に長いため、ＳＲＡＭ（Ｓｔａｔｉｃ　　
Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）やＤ
ＲＡＭ（Ｄｙｎａｍｔｃ　　Ｒａｎｄｏｍ　　Ａｃｃｅ
ｓｓ　　Ｍｅｍｏｒｙ）の置換を狙う上で１つの障害と
なっている。

そこで最近の単体の太古ｆｉｌｔＥＥＰＲＯＭでは、複
数のデータ（ページと呼ぶ）を内部ラッチに取込みメモ
リアレイ内の複数のデータを１回の書換サイクルで書換
えるページ書換機能を付加し、見掛は上の１データあた
りの書換時間を短くする工夫がなされている。

第３図は、一般的なページ書換動作を説明するための模
式図である。第３図を参照しながら、ＥＥＰＲＯＭのペ
ージ書換動作について説明する。

第３図において、メモリアレイ３４には、段数のメモリ
セルが複数行（ロウ）および複数列（カラム）に配列さ
れている。このＥＥＦＲＯＭは８ビツト構成であり、１
ページは３２バイトであるものとする。

■　ロウデコーダ３１がアドレス信号Ａ５〜Ａ１２に従
ってメモリアレイ３４内のロウアドレスを選択する。選
択されたロウアドレスの３２バイト分のメモリセルを開
き、そのメモリセル内のデータを３２バイトラツチ３３
にロードする。

■　カラムデコーダ３２がアドレス信号ＡＯ〜Ａ４に従
ってカラムアドレスを選択する。３２バイトラツチ３３
内のカラムアドレスに対応する領域にＤｉｎバッファ３
５を介してデータＩ　１０゜〜ｌ１０７を入力し、１バ
イト分のラッチデータを書換える。

■　■の動作を繰返し、３２バイトラツチ３３内の最大
１ページ（３２バイト）分のラッチデータを書換える。

■　メモリアレイ３４内の１ペ一ジ分のメモリセルデー
タを〆肖去する。

■　３２バイトラツチ３３内の１ペ一ジ分のラッチデー
タをメモリアレイ３４内の１ペ一ジ分のメモリセルに書
込む。

ところで、通常の単体のＥＥＦＲＯＭはそのピン配置が
同容ユのＳＲＡＭやＤＲＡＭとコンパチブルになるよう
に設計されており、外部から特別にページ書換動作を制
御する信号を入力するためのピンがないため、チップイ
ネーブル信号ＣＥやライトイネーブル信号ＷＥにバイト
ロードサイクルの時間規定を設けることにより１回の書
換におけるバイト数を制御しているものが多い。

第４図に、ページ書換動作における各信号の代表的なタ
イミングチャートを示す。

第４図には、チップイネーブル信号ＣＥによりページ書
換動作の制御を行なうＣＥ制御が示される。なお、ライ
トイネーブル信号ＷＥによりページ書換動作の制御を行
なうＷＥ制御の場合には、第４図のチップイネーブル信
号ＣＥとライトイネーブル信号ＷＥの波形が入替わる。

チップイネーブル信号ＣＥを立下げてから次に立上げる
までの時間ｔ。がバイトロードサイクルとして規定され
た時間ｊａＬｅ以内であると、ＥＥＦＲＯＭは次のデー
タ１　／　Ｏｏ　＝　Ｉ　／　Ｏ？を３２バイトラツチ
３３に書込むことができる。最後のデータＩ１０．〜１
１０．を書込むためにチップイネーブル信号ＣＥを立下
げてからバイトロードサイクルとして規定された時間ｔ
ａＬｃが過ぎてもチップイネーブル信号ＣＥの立下がり
が検出されないと、ＥＥＦＲＯＭは自動的に次のデータ
Ｉ１０゜〜Ｉ　／　Ｏｔを３２バイトラツチ３３に取込
まなくなり、３２バイトラツチ３３からメモリアレイ３
４内のメモリセルへの書込が始まる。

ところで、Ｅ’ＥＦＲＯＭ内蔵型の１チツプマイクロコ
ンピユータにおいては、ＥＥＰＲＯＭクロックに単体の
ＥＥＦＲＯＭの回路方式を踏襲している場合が多く、ペ
ージ書換機能も上記方式をとっている。バイトロードサ
イクルはＥ　Ｅ　Ｐ　ＲＯＭブロック内の発振回路より
発生する一定のクロックをカウントすることによって得
られ一定である。

第５図は、従来のＥＥＰＲＯＭの書込制御回路の一例を
示すブロック図である。

第５図において、書込信号制御回路５０にはタイマ５５
が含まれ、書込時間制御回路５１にはタイマ５６が含ま
れる。書込信号制御回路５０には、チップイネーブル信
号ＣＥ、ライトイネーブル信号ＷＥおよびアウトプット
イネーブル信号ＯＥがが与えられる。高電圧発生回路（
チャージポンプ）５７は、データの書換時に書込用高電
圧Ｖｐｐを発生する。

通常、ＥＥＰＲＯＭにおいてはその素子の信頼性確保の
ために、書込用高電圧ＶＰＰの発生にあたってその立上
がり時間および書込時間に関して正確さが要求される。

そのため、発振周波数に関してばらつきの少ない発振回
路５２が内蔵されており、この発振回路５２から出力さ
れるクロック信号６３によりタイマ５５およびタイマ５
６が制御される。書込用高電圧ＶＰＦの立上がりおよび
書込時間についての時間制御はタイマ５６により行なわ
れ、高電圧発生回路５７の動作は書込時間制御回路５１
の出力信号６０により制御される。

Ｅ　Ｅ　Ｐ　ＲＯＭが書込中であることは、書込時間制
御回路５１からの信号６２をＲＤＹ／ＢＵＳＹバッファ
５３が信号ＲＤＹ／ＢＵＳＹとして外部に出力するか、
データポーリング制御回路５４がデータ■１０７の反転
データＩ　／　Ｏ？を出力することにより、判別するこ
とができる。信号ＲＤＹ／ＢＵＳＹを制御する時間およ
びデータポーリングの時間も、タイマ５６により制御さ
れる。

また、ページ書換時のバイトロードサイクルの時間はタ
イマ５５により制御され、書込信号制御回路５０の出力
信号６１により高電圧発生回路５７の動作に起動がかけ
られる。

このタイマ５５のクロックソー各にも発振回路５２のク
ロック信号６３が入力されているため、書込信号制御回
路５０により制御される時間は一定であり、マイクロコ
ンピュータの動作速度に依存しない。

［発明が解決しようとする課題］ しかし、成る１つの用途に使われるように作成されたマ
イクロコンピュータのプログラムを、マイクロコンピュ
ータを遅い周波数で動作させる用途に使う場合には、周
波数に制限が出てくる。というのは、ＥＥＰＲＯＭ内蔵
型１チップマイクロコンピュータにおいては、チップイ
ネーブル信号ＧＥおよびライトイネーブル信号ＷＥは内
部信号であり、プログラムでメモリへの書込命令を実行
することにより自動的に発生する。したがって、プログ
ラマはバイトロードサイクル内に次の書込命令を実行さ
せるために、プログラムステップ数でこれを制御しなけ
ればならない。１つのクロック周波数を想定して作られ
たプログラム上では、第４図に示した時間【。はマイク
ロコンピュータの命令実行時間と書込命令間のステップ
数との積で表わされ、バイトロードサイクルの時間ｊ［
ＩＬ。よりも短くなっている。すなわち、 ｔｏ　　ｊｃｙｃＸＴｓｙｃｒ＜ｔＢＬｃ−（１）とな
る。ここで、ｔ（ｙｃ　：１命令の実行時間、ｔｓＴＥ
Ｐ　　ｓ書込命令間のプログラムステップ数、１ａＬｃ
：バイトロードサイクルの時間である。

このプログラムを搭載したマイクロコンピュータのシス
テムクロックの周波数を遅くすると、（１）式の１命令
の実行時間ｔＣＹＣが大きくなり、やがて（１）式が成
立たなくなる。そのため、成る周波数以下のクロック信
号ではこのプログラムは正常に動作しなくなってしまう
。

つまり、成る１つのクロック周波数を想定して作られた
プログラムを搭載したマイクロコンピュータを、遅い周
波数で使おうとすると、（１）式の成立つ範囲でしか使
えず、この範囲を越えた遅い周波数で使う場合には別の
プログラムを作らなければならず、コスト増大につなが
るという問題があった。

また、表示付ＩＣカード用のマイクロコンピュータの場
合には、着氷との通信においては比較的高速動作させな
ければならないが、端末に差し込まないでそれ自体で使
用するとき、すなわちスタンドアロンでの使用時には、
極端に遅い周波数で動作させなければならない。これは
、スタンドアロンでの使用時には、ＩＣカードに内蔵の
電池で動作するようになっているので、電池の消耗を少
なくするためである。

したがって、このような用途に使うためには、プログラ
ムを２重にしておかなければならず、プログラムの効率
が非常に悪くなるという問題があった。

この発明は上記問題点を解決するためになされたもので
、ＥＥＲＰＯＭのバイトロードサイクルが、プログラム
の動作周波数を制限することのないＥＥＰＲＯＭ内蔵型
１チップマイクロコンピュータを提供することを目的と
するものである。

［課題を解決するための手段］ この発明に係る半導体装置は、電気的に消去可能かつプ
ログラム可能な読出専用メモリ、所定のクロック信号に
応答して動作しかつ書込信号を発生する処理手段、およ
び書換手段を同一基板上に備えたものである。書換手段
は、書込信号に基づいて規定される時間が前記所定のク
ロック信号に基づいて規定される時間よりも短いか否か
に応答して複数のデータを入力し、書込信号に基づいて
規定される時間が前記所定のクロック信号に基づいて規
定される前記時間よりも長いか否かに応答して読出専用
メモリ内の複数のデータを、入力した複数のデータによ
り一括して書換えるものである。

［作用、］ この発明に係る半導体装置によれば、書込手段による複
数のデータの入力およびその複数のデータによる一括書
換が、処理手段を動作させるクロック信号に基づいて規
定される時間との比較により制御される。そのため、ク
ロック信号の周波数が低くなって処理手段の動作速度が
遅くなれば、クロック信号に基づいて規定される時間も
長くなる。したがって、処理手段の動作速度によりプロ
グラムを変更する必要はない。

［実施例］ 以下、この発明の実施例を図面を用いて詳細に説明する
。

第１図は、この発明の一実施例によるＥＥＦＲＯＭ内蔵
型１チップマイクロコンピュータの構成を示すブロック
図である。

第１図において、半導体チップ１００上にはＣＰＵ（中
央処理装置）１およびＥＥＰＲＯＭ２が形成されている
。半導体チップ１００は例えばシリコンからなる。ＥＥ
ＰＲＯＭ２において、メモリアレイ５は複数行および複
数列に配列された複数のメモリセルを含む。カラムデコ
ーダ３およびロウデコーダ４には、ＣＰＵＩからアドレ
スバスＡＢを介してアドレス信号が与えられる。カラム
デコーダ３はアドレス信号に応答してメモリアレイ５の
カラムアドレスを選択し、ロウデコーダ４はアドレス信
号に応答してメモリアレイ５のロウアドレスを選択する
。３２バイ！・ラッチ６には、ページ書換時に、データ
バスＤＢからＤｉｎバッファ８を介して最大３２バイト
のデータが１バイトずつ順次取込まれる。また、読出時
にはカラムデコーダ３およびロウデコーダ４によって選
択されたメモリアレイ５中の１ワード（８ビツト）のデ
ータがＤｏｕｔバッファ９を介してデータバスＤＢに出
力される。

書込信号制御回路１０には、ＣＰＵＩからライトイネー
ブル信号ＷＥ、チップイネープル信号Ｃ百およびアウト
プットイネーブル信号ＯＥが与えられる。また、この書
込信号制御回路１０には、ＣＰＵＩを動作させるための
システムクロックφ、と同じ信号が与えられる。書込信
号制御回路１０は、これらの制御信号に応答して、３２
バイトラツチ６へのデータの取込および高電圧発生回路
（チャージポンプ）７の動作を制御する。

高電圧発生回路７の動作は、書込信号制御回路１０の出
力信号２１および書込時間制御回路１１の出力信号２０
に応答して制御される。

第２図は、高電圧発生回路７、書込信号制御回路１０お
よび書込時間制御回路１１の構成を示すブロック図であ
る。

書込信号制御回路１０にはタイマ１５が含まれ、書込時
間制御回路１１にはタイマ１６が含まれている。高電圧
発生回路７は、データの書換時に書込用高電圧ＶＰＦを
発生する。タイマ１６および高電圧発生回路７は、発振
回路１２から出力されるクロック信号２３により制御さ
れる。また、タイマ１５はシステムクロック信号φ、に
より制御される。なお、書込時間制御回路１１、タイマ
１６、ＲＤＹ／ＢＵＳＹバッファ１３、およびデータポ
ーリング制御回路１４の動作は、第５図に示した書込時
間制御回路５１、タイマ５６、ＲＤＹ／ＢυＳＹバッフ
ァ５３、およびデータポーリング制御回路５４の動作と
同様である。

次に、第１図に示したＥＥＦＲＯＭ内蔵型１チップマイ
クロコンピュータのページ書換動作について説明する。

■　ロウデコーダ４がアドレスバスＡＢから与えられる
アドレス信号に従ってメモリアレイ５内のロウアドレス
を選択する。選択されたロウアドレスの３２バイト分の
メモリセルを開き、そのメモリセル内のデータを３２バ
イトラツチ６にロードする。

■　カラムデコーダ３がアドレスバスＡＢから与えられ
るアドレス信号に従ってカラムアドレスを選択する。第
４図に示した時間ｔ０がバイトロードサイクルの時間ｔ
ａＬｃよりも短い場合には、３２バイトラツチ６内のカ
ラムアドレスに対応する領域にデータバスＤＢからＤｉ
ｎバッファ８を介してデータが入力され、１バイト分の
ラッチデータが書換えられる。このデータの入力動作は
書込信号制御回路１０から出力されるデータ取込制御信
号２４により制御される。

■　■の動作を繰返し、３２バイトラツチ６内の最大１
ページ（３２バイト）分のラッチデータを書換える。

■　第４図に示したｔ、がバイトロードサイクルの時間
ｔＢＬｃよりも長くなると、書込信号制御回路１０は、
ページ書換制御信号２１により高電圧発声回路７を起動
させる。それにより、メモリアレイ５内の１ペ一ジ分の
メモリデータを消去した後、３２バイトラツチ６内の１
ペ一ジ分のラッチデータをメモリアレイ５内の１ペ一ジ
分のメモリセルに書込む。

この実施例においては、ページ書換時のバイトロードサ
イクルの時間ｊａＬｃを制御するタイマ１５のクロック
ソースに、ＣＰＵ１のシステムクロックφ、が入力され
ている。そのため、ＣＰＵ１の動作速度か遅くなれば、
それに比例してバイトロードサイクルの時間ＬＢＬｃ　
も長くなる。このとき、次式が成立つ。

ＬａＬｅ−ｔｃｙｃ　ＸｔＳＴＥＰ　−（２）すなわち
、バイトロードサイクルの時間ｔＢＬ。は、１命令文行
時間ｔＣＹＣと書込命令間のプログラムステップ数５Ｔ
ＥＰとに比例するため、同一プログラムを異なった周波
数で動作させてもバイトロードサイクルが周波数を制限
することはない。

このように、上記実施例によれば、１チツプ上にＣＰＵ
ＩとＥＥＰＲＯＭ２を形成し、バイトロードサイクルを
規定するタイマ１５にＣＰＵＩのシステムクロックφ、
を入力している。それによって、プログラマはマイクロ
コンピュータ（ＣＰＵｌ）の動作周波数をπ１算しなく
てもＥＥＰＲＯＭ２に対するページ書換プログラムを作
成することができ、また、１つのプログラムを異なった
周波数で動作させることもできる。

［発明の効果］ 以上のようにこの発明によれば、次数のデータによる一
括書換動作が処理手段を動作させるクロック信号に基づ
いて制御されるので、処理手段の動作周波数を計算する
ことなく読出専用メモリの一括書換プログラムを作成す
ることができ、また、１つのプログラムを異なった周波
数で動作させることもできる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＥＥＦＲＯＭ内蔵型
１チップマイクロコンピュータの構成を示すブロック図
である。第２図は同実施例における書込制御回路の構成
を示すブロック図である。 第３図はＥＥＰＲ，ＯＭのページ書換動作を説明するた
めの模式図である。第４図はＥ　Ｅ　Ｐ　ＲＯＭのペー
ジ書換動作を説明するための各信号のタイミングチャー
トである。第５図は従来のＥＥＰＲＯＭの書込制御回路
の構成を示すブロック図である。 図において、１はＣＰＵ、２はＥＥＰＲＯＭ。 ３はカラムデコーダ、４はロウデコーダ、５はメモリア
レイ、６は３２バイトラツチ、７は高電圧発生回路、８
はＤｉｎバッファ、９はＤｏｕｔバッファ、１０は書込
信号制御回路、１１は書込時間制御回路、１２は発振回
路、１５．１６はタイマ、σ百はチップイネーブル信号
、ＷＥはライトイネーブル信号、ＯＥはアウトプットイ
ネーブル信号、φＳはシステムクロック、２１はページ
書換制御信号、２４はデータ取込制御信号を示す。 茶 Ｑ 第５０ 第２０

Claims (1)

1. 【特許請求の範囲】 電気的に消去可能かつプログラム可能な読出専用メモリ
   、 所定のクロック信号に応答して動作し、かつ書込信号を
   発生する処理手段、および 前記書込信号に基づいて規定される時間が前記所定のク
   ロック信号に基づいて規定される時間よりも短いか否か
   に応答して複数のデータを入力し、前記書込信号に基づ
   いて規定される時間が前記所定のクロック信号に基づい
   て規定される前記時間よりも長いか否かに応答して前記
   読出専用メモリ内の複数のデータを前記入力した複数の
   データにより一括して書換える書換手段を、同一半導体
   基板上に備えた半導体装置。