JPH04352046A - Ｒｏｍカード - Google Patents
ＲｏｍカードInfo
- Publication number
- JPH04352046A JPH04352046A JP3152302A JP15230291A JPH04352046A JP H04352046 A JPH04352046 A JP H04352046A JP 3152302 A JP3152302 A JP 3152302A JP 15230291 A JP15230291 A JP 15230291A JP H04352046 A JPH04352046 A JP H04352046A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- signal
- data
- page
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000010586 diagram Methods 0.000 description 7
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＲＯＭカードに関し
、詳しくはバイト単位のプログラムもページ単位のプロ
グラムも可能なＲＯＭカードに関する。
、詳しくはバイト単位のプログラムもページ単位のプロ
グラムも可能なＲＯＭカードに関する。
【０００２】
【従来の技術】ＲＯＭカードは、パソコンや各種端末装
置、制御装置等の外部記憶装置やプログラムＲＯＭ等と
して利用され、図３に示すように複数のＲＯＭ素子１，
２，３，４とデコーダ５とを内蔵し、通常、８ビットパ
ラレルに外部からデータを受けるデータ端子Ｄ０ 〜Ｄ
７ （あるいはその入力信号Ｄ０ 〜Ｄ７ 、以下、信
号と端子は、同じ符号を使用し、一方は信号とし、他方
は端子として説明する。）とアドレス信号を受けるアド
レス端子Ａ０ 〜Ａ１９，データを出力する＊ＯＥ端子
（＊は図面のオーバーバーに対応し、負論理有効のもの
を意味する），＊ＰＧＭ端子（ＲＯＭにデータを書込む
際の書込み信号を受けるプログラム信号端子），そして
、＊ＣＳ端子（チップセレクト）を有している。また、
Ｖｐｐ端子は、書込み時に加える書込み電圧端子であり
、Ｖｃｃ端子は、電源電圧端子である。なお、ＲＯＭ素
子１，２，３，４にもそれぞれ先の各端子に対応する＊
ＯＥ端子，＊ＰＧＭ端子を有していて、さらに、＊ＣＥ
端子が設けられている。この＊ＣＥ端子は、各ＲＯＭ素
子のイネーブル入力端子である。
置、制御装置等の外部記憶装置やプログラムＲＯＭ等と
して利用され、図３に示すように複数のＲＯＭ素子１，
２，３，４とデコーダ５とを内蔵し、通常、８ビットパ
ラレルに外部からデータを受けるデータ端子Ｄ０ 〜Ｄ
７ （あるいはその入力信号Ｄ０ 〜Ｄ７ 、以下、信
号と端子は、同じ符号を使用し、一方は信号とし、他方
は端子として説明する。）とアドレス信号を受けるアド
レス端子Ａ０ 〜Ａ１９，データを出力する＊ＯＥ端子
（＊は図面のオーバーバーに対応し、負論理有効のもの
を意味する），＊ＰＧＭ端子（ＲＯＭにデータを書込む
際の書込み信号を受けるプログラム信号端子），そして
、＊ＣＳ端子（チップセレクト）を有している。また、
Ｖｐｐ端子は、書込み時に加える書込み電圧端子であり
、Ｖｃｃ端子は、電源電圧端子である。なお、ＲＯＭ素
子１，２，３，４にもそれぞれ先の各端子に対応する＊
ＯＥ端子，＊ＰＧＭ端子を有していて、さらに、＊ＣＥ
端子が設けられている。この＊ＣＥ端子は、各ＲＯＭ素
子のイネーブル入力端子である。
【０００３】この種のＲＯＭカード１０のデータの書込
み、いわゆるプログラムタイミングを図４に示す。図中
、Ａｄｄｒｅｓｓ は、アドレス端子Ａ０ 〜Ａ１９に
加えられる信号であり、Ｄａｔａは、データ端子Ｄ０
〜Ｄ７ に加えられる信号である。信号Ｖｐｐは、ＲＯ
Ｍ素子に加えられる書込み電圧であり、信号Ｖｃｃは電
源電圧である。また、Ｖｃｃ＋１は、データ書込みの際
にＶｃｃに加えられる電圧Ｖｃｃ＋１［Ｖ］を意味し、
ｔＡＳ，ｔＰＳ，ｔＶＰＳ，ｔＶＣＳ，ｔＣＥＳ等は、
それぞれデータ書込みの際に動作が安定状態になる期間
を保証するタイミングである。
み、いわゆるプログラムタイミングを図４に示す。図中
、Ａｄｄｒｅｓｓ は、アドレス端子Ａ０ 〜Ａ１９に
加えられる信号であり、Ｄａｔａは、データ端子Ｄ０
〜Ｄ７ に加えられる信号である。信号Ｖｐｐは、ＲＯ
Ｍ素子に加えられる書込み電圧であり、信号Ｖｃｃは電
源電圧である。また、Ｖｃｃ＋１は、データ書込みの際
にＶｃｃに加えられる電圧Ｖｃｃ＋１［Ｖ］を意味し、
ｔＡＳ，ｔＰＳ，ｔＶＰＳ，ｔＶＣＳ，ｔＣＥＳ等は、
それぞれデータ書込みの際に動作が安定状態になる期間
を保証するタイミングである。
【０００４】ここで、＊ＯＥをＨＩＧＨレベル（以下“
Ｈ”）とし、＊ＰＧＭ端子を先の各端子の信号のタイミ
ングｔＡＳ，ｔＰＳ，ｔＶＰＳ，ｔＶＣＳ，ｔＣＥＳ等
の後にデータ書込みに必要な所定期間（ｔｐｗ）の間Ｌ
ＯＷレベル（以下“Ｌ”）に保つとアドレス端子Ａ０
〜Ａ１９に加えられている信号により指定されたアドレ
スにデータ端子Ｄ０ 〜Ｄ７ に加えられるデータの書
込みが行われ、これにより１バイトプログラムがなされ
る。そして、この後、＊ＯＥ端子を“Ｌ”にし、書込み
アドレスから書込みデータを読出して所定のタイミング
で正しいデータが書込まれたかをチェックするために読
出したデータを書込み前のデータと照合（プログラムベ
リファイ）する。なお、このとき、アドレス信号Ａ０
〜Ａ１９のうちの上位アドレス信号Ａ１８，Ａ１９（素
子選択信号）と＊ＣＳ信号とをデコーダ５に加え、この
とき＊ＣＳ信号を“Ｌ”にすることにより上位アドレス
Ａ１８，Ａ１９信号の“Ｈ”，“Ｌ”の組合せに応じて
ＲＯＭ素子１，２，３，４のいずれかの＊ＣＥ信号が“
Ｌ”（有意）となり、これにより複数のＲＯＭ素子の中
から１つがプログラム対象として選択される。
Ｈ”）とし、＊ＰＧＭ端子を先の各端子の信号のタイミ
ングｔＡＳ，ｔＰＳ，ｔＶＰＳ，ｔＶＣＳ，ｔＣＥＳ等
の後にデータ書込みに必要な所定期間（ｔｐｗ）の間Ｌ
ＯＷレベル（以下“Ｌ”）に保つとアドレス端子Ａ０
〜Ａ１９に加えられている信号により指定されたアドレ
スにデータ端子Ｄ０ 〜Ｄ７ に加えられるデータの書
込みが行われ、これにより１バイトプログラムがなされ
る。そして、この後、＊ＯＥ端子を“Ｌ”にし、書込み
アドレスから書込みデータを読出して所定のタイミング
で正しいデータが書込まれたかをチェックするために読
出したデータを書込み前のデータと照合（プログラムベ
リファイ）する。なお、このとき、アドレス信号Ａ０
〜Ａ１９のうちの上位アドレス信号Ａ１８，Ａ１９（素
子選択信号）と＊ＣＳ信号とをデコーダ５に加え、この
とき＊ＣＳ信号を“Ｌ”にすることにより上位アドレス
Ａ１８，Ａ１９信号の“Ｈ”，“Ｌ”の組合せに応じて
ＲＯＭ素子１，２，３，４のいずれかの＊ＣＥ信号が“
Ｌ”（有意）となり、これにより複数のＲＯＭ素子の中
から１つがプログラム対象として選択される。
【０００５】
【発明が解決しようとする課題】しかし、最近、ＲＯＭ
素子の高記憶容量化に伴い、プログラム化速度の向上を
目的として素子自体に１ページ分（例えば、４バイト）
のラッチ回路とその書込み制御回路とを内蔵させて１ペ
ージ分のデータをラッチをしてから内部の各ＲＯＭ素子
に順次１バイトのデータを書込むＥＰＲＯＭもある。こ
の種のものは、図５に示すようなプログラムタイミング
でページプログラムがなされる。このプログラムタイミ
ングは、一般的に＊ＣＥ＝＊ＯＥ＝“Ｈ”にしておき、
プログラム信号（＊ＰＧＭ）を“Ｌ”にすることによる
。これによりプログラム（ＲＯＭ素子へのデータの書込
み）が行われる。
素子の高記憶容量化に伴い、プログラム化速度の向上を
目的として素子自体に１ページ分（例えば、４バイト）
のラッチ回路とその書込み制御回路とを内蔵させて１ペ
ージ分のデータをラッチをしてから内部の各ＲＯＭ素子
に順次１バイトのデータを書込むＥＰＲＯＭもある。こ
の種のものは、図５に示すようなプログラムタイミング
でページプログラムがなされる。このプログラムタイミ
ングは、一般的に＊ＣＥ＝＊ＯＥ＝“Ｈ”にしておき、
プログラム信号（＊ＰＧＭ）を“Ｌ”にすることによる
。これによりプログラム（ＲＯＭ素子へのデータの書込
み）が行われる。
【０００６】しかし、この種のページプログラム可能な
ＲＯＭ素子を内蔵するＲＯＭカードにあっては、＊ＣＥ
が素子選択に無関係になることから、これを内蔵してＲ
ＯＭカードを構成した場合に複数のＲＯＭ素子の１つを
選択してプログラムを行うことができず、ページ単位の
プログラムＲＯＭ素子を複数内蔵した場合に複数のＲＯ
Ｍ素子に同じ情報がプログラムされてしまう問題がある
。一方、先の図４のバイト単位でプログラムを行うＲＯ
Ｍ素子を内蔵するＲＯＭカードでは、複数のＲＯＭ素子
を内蔵することはできるが、記憶容量の増加に伴いプロ
グラムに要する時間が長くなる欠点がある。さらに、プ
ログラム化されるデータによっては、ページ単位の書込
みばかりでなく、あるエリアについてはバイト単位に書
込む方が効率がよい場合もある。この発明は、このよう
な従来技術の問題点を解決するものであって、複数のＲ
ＯＭを素子を内蔵し、バイト単位のプログラムもページ
単位のプログラムもできるＲＯＭカードを提供すること
を目的とする。
ＲＯＭ素子を内蔵するＲＯＭカードにあっては、＊ＣＥ
が素子選択に無関係になることから、これを内蔵してＲ
ＯＭカードを構成した場合に複数のＲＯＭ素子の１つを
選択してプログラムを行うことができず、ページ単位の
プログラムＲＯＭ素子を複数内蔵した場合に複数のＲＯ
Ｍ素子に同じ情報がプログラムされてしまう問題がある
。一方、先の図４のバイト単位でプログラムを行うＲＯ
Ｍ素子を内蔵するＲＯＭカードでは、複数のＲＯＭ素子
を内蔵することはできるが、記憶容量の増加に伴いプロ
グラムに要する時間が長くなる欠点がある。さらに、プ
ログラム化されるデータによっては、ページ単位の書込
みばかりでなく、あるエリアについてはバイト単位に書
込む方が効率がよい場合もある。この発明は、このよう
な従来技術の問題点を解決するものであって、複数のＲ
ＯＭを素子を内蔵し、バイト単位のプログラムもページ
単位のプログラムもできるＲＯＭカードを提供すること
を目的とする。
【０００７】
【課題を解決するための手段】この発明のＲＯＭカード
の特徴は、従来、選択すべきＲＯＭ素子についての＊Ｃ
Ｅ信号のみをデコーダにより発生していたものに対して
、さらに＊ＰＧＭ信号もデコーダにより発生するように
し、１バイトプログラム方式およびページプログラム方
式の両方を選択できるようにしたものである。したがっ
て、前記の目的を達成するための構成は、外部から素子
をイネーブルする第１の制御信号と素子にデータを書込
むための第２の制御信号、そして第３の制御信号とを受
け、これら制御信号のＨＩＧＨレベル，ＬＯＷレベルの
論理レベルの組合せに応じてバイトプログラムとページ
プログラムとが選択可能であって、ページプログラムの
選択においては第２の制御信号の論理レベルが書込みの
状態にないときに１ページ分のデータを外部からラッチ
し、第２の制御信号が書込みの状態論理レベルにされた
ときにラッチされたデータが素子に書込まれるＲＯＭ素
子を複数と、外部から複数のＲＯＭ素子の１つを選択す
る信号とチップ選択信号とに応じて複数のＲＯＭ素子の
うち選択された素子に対応する第１の制御信号を発生す
る第１のデコーダと、選択信号と外部からの書込み信号
とに応じて複数のＲＯＭ素子のうち選択されたＲＯＭ素
子に対応する第２の制御信号の論理レベルを書込み状態
の論理レベルにする第２のデコーダとを有し、ページプ
ログラムを選択したときに、書込みデータを複数のＲＯ
Ｍ素子にラッチして選択信号と第２の制御信号の書込み
状態の論理レベルとに応じて複数のうち選択された１つ
のＲＯＭ素子にデータを書込むものである。
の特徴は、従来、選択すべきＲＯＭ素子についての＊Ｃ
Ｅ信号のみをデコーダにより発生していたものに対して
、さらに＊ＰＧＭ信号もデコーダにより発生するように
し、１バイトプログラム方式およびページプログラム方
式の両方を選択できるようにしたものである。したがっ
て、前記の目的を達成するための構成は、外部から素子
をイネーブルする第１の制御信号と素子にデータを書込
むための第２の制御信号、そして第３の制御信号とを受
け、これら制御信号のＨＩＧＨレベル，ＬＯＷレベルの
論理レベルの組合せに応じてバイトプログラムとページ
プログラムとが選択可能であって、ページプログラムの
選択においては第２の制御信号の論理レベルが書込みの
状態にないときに１ページ分のデータを外部からラッチ
し、第２の制御信号が書込みの状態論理レベルにされた
ときにラッチされたデータが素子に書込まれるＲＯＭ素
子を複数と、外部から複数のＲＯＭ素子の１つを選択す
る信号とチップ選択信号とに応じて複数のＲＯＭ素子の
うち選択された素子に対応する第１の制御信号を発生す
る第１のデコーダと、選択信号と外部からの書込み信号
とに応じて複数のＲＯＭ素子のうち選択されたＲＯＭ素
子に対応する第２の制御信号の論理レベルを書込み状態
の論理レベルにする第２のデコーダとを有し、ページプ
ログラムを選択したときに、書込みデータを複数のＲＯ
Ｍ素子にラッチして選択信号と第２の制御信号の書込み
状態の論理レベルとに応じて複数のうち選択された１つ
のＲＯＭ素子にデータを書込むものである。
【０００８】
【作用】このように、選択すべきＲＯＭ素子に対応して
チップイネーブル（＊ＣＥ）信号を第１のデコーダによ
り発生することに加え、データ書込みの第２の制御信号
、例えば、＊ＰＧＭ信号も選択すべきＲＯＭ素子に対応
して第２のデコーダにより発生して選択できるようにし
ているので、ページ単位及びバイト単位でプログラム可
能な複数のＲＯＭ素子を内蔵したＲＯＭカードにおいて
それぞれのＲＯＭ素子を＊ＯＥ等の第３の制御信号と、
＊ＣＥ，＊ＰＧＭ信号との論理レベルに応じてバイト単
位でもページ単位でも選択でき、１バイトプログラム、
ページプログラムともに可能なＲＯＭカードを実現する
ことができる。
チップイネーブル（＊ＣＥ）信号を第１のデコーダによ
り発生することに加え、データ書込みの第２の制御信号
、例えば、＊ＰＧＭ信号も選択すべきＲＯＭ素子に対応
して第２のデコーダにより発生して選択できるようにし
ているので、ページ単位及びバイト単位でプログラム可
能な複数のＲＯＭ素子を内蔵したＲＯＭカードにおいて
それぞれのＲＯＭ素子を＊ＯＥ等の第３の制御信号と、
＊ＣＥ，＊ＰＧＭ信号との論理レベルに応じてバイト単
位でもページ単位でも選択でき、１バイトプログラム、
ページプログラムともに可能なＲＯＭカードを実現する
ことができる。
【０００９】
【実施例】以下、この発明の一実施例を図面を用いて詳
細に説明する。図１は、この発明を適用した一実施例の
ＲＯＭカードの構成を示すブロック図、図２は、そのペ
ージプログラムタイミングについて説明図である。図１
中、１５は、ＲＯＭカードであり、１１，１２，１３，
１４は、それぞれＥＰＲＯＭであって、内部に１ページ
分（例えば、４バイト）のラッチ回路とその書込み制御
回路とが設けられている。さらに素子に入力される＊Ｏ
Ｅと＊ＣＥ、＊ＰＧＭの入力信号の“Ｈ”，“Ｌ”の論
理レベルに応じてバイト単位のプログラムとページ単位
のプログラムのいずれかを実行する選択制御回路７が設
けられている。
細に説明する。図１は、この発明を適用した一実施例の
ＲＯＭカードの構成を示すブロック図、図２は、そのペ
ージプログラムタイミングについて説明図である。図１
中、１５は、ＲＯＭカードであり、１１，１２，１３，
１４は、それぞれＥＰＲＯＭであって、内部に１ページ
分（例えば、４バイト）のラッチ回路とその書込み制御
回路とが設けられている。さらに素子に入力される＊Ｏ
Ｅと＊ＣＥ、＊ＰＧＭの入力信号の“Ｈ”，“Ｌ”の論
理レベルに応じてバイト単位のプログラムとページ単位
のプログラムのいずれかを実行する選択制御回路７が設
けられている。
【００１０】各ＥＰＲＯＭ１１，１２，１３，１４のプ
ログラム条件としては、＊ＣＥ＝“Ｌ”，＊ＯＥ＝“Ｈ
”、書込み電圧として、例えば、Ｖｐｐ＝１２．５［Ｖ
］が加えられているときに、バイトプログラムモードに
設定され、＊ＰＧＭが“Ｌ”になったタイミングで指定
されたアドレスにデータＤ０ 〜Ｄ７ の１バイトが書
込まれる。一方、ページプログラムモードは、＊ＣＥ信
号と＊ＯＥ信号のレベルを逆にし、”＊ＣＥ＝“Ｈ”，
＊ＯＥ＝“Ｌ”、そして＊ＰＧＭ＝“Ｈ”、書込み電圧
として、例えば、Ｖｐｐ＝１２．５［Ｖ］が加えられて
いるときに、アドレス信号のうちＡ０ ，Ａ１ の設定
に応じて上位Ａ２ 〜Ａ１７信号の１６ビットと下位Ａ
０，Ａ１ 信号の２ビットとで選択され、指定されるア
ドレス対応にデータＤ０ 〜Ｄ７ の１バイトが内部に
順次、合計４バイトラッチされる。次に、＊ＯＥ信号を
“Ｈ”として＊ＰＧＭを“Ｌ”にすると、＊ＰＧＭの“
Ｌ”のタイミングで内部にラッチされたデータＤ０ 〜
Ｄ７ の４バイトが上位Ａ２ 〜Ａ１７及び下位Ａ０
，Ａ１の信号により指定された４つのアドレスに同時に
書込まれる。
ログラム条件としては、＊ＣＥ＝“Ｌ”，＊ＯＥ＝“Ｈ
”、書込み電圧として、例えば、Ｖｐｐ＝１２．５［Ｖ
］が加えられているときに、バイトプログラムモードに
設定され、＊ＰＧＭが“Ｌ”になったタイミングで指定
されたアドレスにデータＤ０ 〜Ｄ７ の１バイトが書
込まれる。一方、ページプログラムモードは、＊ＣＥ信
号と＊ＯＥ信号のレベルを逆にし、”＊ＣＥ＝“Ｈ”，
＊ＯＥ＝“Ｌ”、そして＊ＰＧＭ＝“Ｈ”、書込み電圧
として、例えば、Ｖｐｐ＝１２．５［Ｖ］が加えられて
いるときに、アドレス信号のうちＡ０ ，Ａ１ の設定
に応じて上位Ａ２ 〜Ａ１７信号の１６ビットと下位Ａ
０，Ａ１ 信号の２ビットとで選択され、指定されるア
ドレス対応にデータＤ０ 〜Ｄ７ の１バイトが内部に
順次、合計４バイトラッチされる。次に、＊ＯＥ信号を
“Ｈ”として＊ＰＧＭを“Ｌ”にすると、＊ＰＧＭの“
Ｌ”のタイミングで内部にラッチされたデータＤ０ 〜
Ｄ７ の４バイトが上位Ａ２ 〜Ａ１７及び下位Ａ０
，Ａ１の信号により指定された４つのアドレスに同時に
書込まれる。
【００１１】５は、図４に示すバイト単位のプログラム
を行う場合のデコーダであり、先に説明したように＊Ｃ
Ｓ信号“Ｌ”と上位アドレスＡ１８，Ａ１９信号（素子
選択信号）の“Ｈ”，“Ｌ”の組合せに応じてＲＯＭ素
子１１，１２，１３，１４のいずれかの＊ＣＥ信号が“
Ｌ”（有意）となり、これにより複数のＲＯＭ素子の中
から１つが選択され、イネーブルとなる。６も同様なデ
コーダであるが、＊ＣＳ信号に換えて＊ＰＧＭが入力さ
れ、＊ＰＧＭ信号“Ｌ”と上位アドレスＡ１８，Ａ１９
信号（素子選択信号）の“Ｈ”，“Ｌ”の組合せに応じ
てＲＯＭ素子１１，１２，１３，１４のいずれかに入力
される＊ＰＧＭ信号が“Ｌ”（有意）となり、これによ
りプログラムの際に対象となるＲＯＭ素子が複数のＲＯ
Ｍ素子の中から１つ選択される。
を行う場合のデコーダであり、先に説明したように＊Ｃ
Ｓ信号“Ｌ”と上位アドレスＡ１８，Ａ１９信号（素子
選択信号）の“Ｈ”，“Ｌ”の組合せに応じてＲＯＭ素
子１１，１２，１３，１４のいずれかの＊ＣＥ信号が“
Ｌ”（有意）となり、これにより複数のＲＯＭ素子の中
から１つが選択され、イネーブルとなる。６も同様なデ
コーダであるが、＊ＣＳ信号に換えて＊ＰＧＭが入力さ
れ、＊ＰＧＭ信号“Ｌ”と上位アドレスＡ１８，Ａ１９
信号（素子選択信号）の“Ｈ”，“Ｌ”の組合せに応じ
てＲＯＭ素子１１，１２，１３，１４のいずれかに入力
される＊ＰＧＭ信号が“Ｌ”（有意）となり、これによ
りプログラムの際に対象となるＲＯＭ素子が複数のＲＯ
Ｍ素子の中から１つ選択される。
【００１２】次にプログラム動作について説明すると、
図４に示したタイミングに従ってアドレス信号Ａ０ 〜
Ａ１９をセットし、＊ＣＳ＝“Ｌ”、＊ＯＥ＝“Ｈ”、
プログラム情報であるデータＤ０ 〜Ｄ７ をセットし
、デコーダ５により選択したＲＯＭ素子の＊ＣＥ信号を
“Ｌ”とするとともに、所定の書込みタイミングで＊Ｃ
Ｅ信号により選択されたＲＯＭ素子の＊ＰＧＭを“Ｌ”
とすることにより、上位アドレスＡ１８，Ａ１９信号に
より選択されたＲＯＭ素子（ＲＯＭ１１〜１４の１つ）
に１バイト分プログラムすることができる。一方、ペー
ジプログラムを行う場合、図２に示したタイミングに従
ってアドレスＡ０ 〜Ａ１９信号をセットし、プログラ
ム情報であるデータＤ０ 〜Ｄ７ をセットし、＊ＯＥ
を“Ｌ”、＊ＣＥ＝＊ＰＧＭ＝“Ｈ”とすることにより
、ＲＯＭ素子１１，１２，１３，１４のすべてのＲＯＭ
素子に１ページ（４バイト）の情報をラッチする。その
後、＊ＣＥ＝＊ＯＥ＝“Ｈ”において＊ＰＧＭを“Ｌ”
とすることにより上位アドレスＡ１８，Ａ１９信号（素
子選択信号）によるデコーダ６の選択が有効になり、上
位アドレスＡ１８，Ａ１９信号により選択された＊ＰＧ
Ｍのみが“Ｌ”となって、複数のＲＯＭ素子の中の１つ
のＲＯＭ素子が選択され、１ページの情報（ここでは４
バイト）がプログラムされる。
図４に示したタイミングに従ってアドレス信号Ａ０ 〜
Ａ１９をセットし、＊ＣＳ＝“Ｌ”、＊ＯＥ＝“Ｈ”、
プログラム情報であるデータＤ０ 〜Ｄ７ をセットし
、デコーダ５により選択したＲＯＭ素子の＊ＣＥ信号を
“Ｌ”とするとともに、所定の書込みタイミングで＊Ｃ
Ｅ信号により選択されたＲＯＭ素子の＊ＰＧＭを“Ｌ”
とすることにより、上位アドレスＡ１８，Ａ１９信号に
より選択されたＲＯＭ素子（ＲＯＭ１１〜１４の１つ）
に１バイト分プログラムすることができる。一方、ペー
ジプログラムを行う場合、図２に示したタイミングに従
ってアドレスＡ０ 〜Ａ１９信号をセットし、プログラ
ム情報であるデータＤ０ 〜Ｄ７ をセットし、＊ＯＥ
を“Ｌ”、＊ＣＥ＝＊ＰＧＭ＝“Ｈ”とすることにより
、ＲＯＭ素子１１，１２，１３，１４のすべてのＲＯＭ
素子に１ページ（４バイト）の情報をラッチする。その
後、＊ＣＥ＝＊ＯＥ＝“Ｈ”において＊ＰＧＭを“Ｌ”
とすることにより上位アドレスＡ１８，Ａ１９信号（素
子選択信号）によるデコーダ６の選択が有効になり、上
位アドレスＡ１８，Ａ１９信号により選択された＊ＰＧ
Ｍのみが“Ｌ”となって、複数のＲＯＭ素子の中の１つ
のＲＯＭ素子が選択され、１ページの情報（ここでは４
バイト）がプログラムされる。
【００１３】なお、ＲＯＭ素子１１〜１４の中の１つの
ＲＯＭ素子から情報をリードする場合には、アドレスＡ
０ 〜Ａ１９信号をセットし、＊ＣＳを“Ｌ”（有意）
にすることによりＲＯＭ素子中１つのＲＯＭ素子を選択
でき、このとき＊ＯＥを“Ｌ”（有意）にることでその
ＲＯＭ素子からの読出しができる。
ＲＯＭ素子から情報をリードする場合には、アドレスＡ
０ 〜Ａ１９信号をセットし、＊ＣＳを“Ｌ”（有意）
にすることによりＲＯＭ素子中１つのＲＯＭ素子を選択
でき、このとき＊ＯＥを“Ｌ”（有意）にることでその
ＲＯＭ素子からの読出しができる。
【００１４】このように複数のＲＯＭ素子を内蔵してい
ても＊ＰＧＭ信号のデコーダ６を設けておけば、他のペ
ージプログラムモードで書込み不要なＲＯＭ素子に書込
みデータがラッチされていても、実際に書込みの必要な
ＲＯＭ素子のみが選択されて、その素子を選択的にプロ
グラムすることが可能である。したがって、同じＲＯＭ
カードにおいて、バイト単位での書込みもページ単位で
の書込みも＊ＣＥ，＊ＯＥの論理レベル（“Ｈ”，“Ｌ
”）を設定することで自由に選択できる。
ても＊ＰＧＭ信号のデコーダ６を設けておけば、他のペ
ージプログラムモードで書込み不要なＲＯＭ素子に書込
みデータがラッチされていても、実際に書込みの必要な
ＲＯＭ素子のみが選択されて、その素子を選択的にプロ
グラムすることが可能である。したがって、同じＲＯＭ
カードにおいて、バイト単位での書込みもページ単位で
の書込みも＊ＣＥ，＊ＯＥの論理レベル（“Ｈ”，“Ｌ
”）を設定することで自由に選択できる。
【００１５】以上説明してきたが、実施例では、１ペー
ジ４バイトの例を挙げているが、この発明は、このよう
な場合に限定されるものではない。また、デコーダ６は
、ページプログラムモードを有するＲＯＭ素子の書込み
条件に応じて書込み信号を生成するものであればよく、
実施例のものに限定されない。さらに、ページプログラ
ムを行うために、ＲＯＭ素子にこれらの制御回路を内蔵
することなく、ＲＯＭ素子の外部となるＲＯＭカード内
部に特別にページプログラムのためのラッチ回路や書込
み制御回路、選択制御回路が設けられていてもよい。
ジ４バイトの例を挙げているが、この発明は、このよう
な場合に限定されるものではない。また、デコーダ６は
、ページプログラムモードを有するＲＯＭ素子の書込み
条件に応じて書込み信号を生成するものであればよく、
実施例のものに限定されない。さらに、ページプログラ
ムを行うために、ＲＯＭ素子にこれらの制御回路を内蔵
することなく、ＲＯＭ素子の外部となるＲＯＭカード内
部に特別にページプログラムのためのラッチ回路や書込
み制御回路、選択制御回路が設けられていてもよい。
【００１６】
【発明の効果】以上説明したように、この発明にあって
は、選択すべきＲＯＭ素子に対応してチップイネーブル
（＊ＣＥ）信号を第１のデコーダにより発生することに
加え、データ書込みの第２の制御信号、例えば、＊ＰＧ
Ｍ信号も選択すべきＲＯＭ素子に対応して第２のデコー
ダにより発生して選択できるようにしているので、ペー
ジ単位及びバイト単位でプログラム可能な複数のＲＯＭ
素子を内蔵したＲＯＭカードにおいてそれぞれのＲＯＭ
素子を＊ＯＥ等の第３の制御信号と、＊ＣＥ，＊ＰＧＭ
信号との論理レベルに応じてバイト単位でもページ単位
でも選択でき、１バイトプログラム、ページプログラム
ともに可能なＲＯＭカードを実現することができる。し
たがって、同じＲＯＭカードにおいて、バイト単位での
書込みもページ単位での書込みも書込みデータの内容に
応じて自由に選択できる。また、これによりページプロ
グラム可能なＲＯＭ素子を複数、ＲＯＭカードに内蔵す
ることができ、フレキシブルでより高記憶容量なＲＯＭ
カードを高速なプログラム処理が可能なものとして実現
できる。
は、選択すべきＲＯＭ素子に対応してチップイネーブル
（＊ＣＥ）信号を第１のデコーダにより発生することに
加え、データ書込みの第２の制御信号、例えば、＊ＰＧ
Ｍ信号も選択すべきＲＯＭ素子に対応して第２のデコー
ダにより発生して選択できるようにしているので、ペー
ジ単位及びバイト単位でプログラム可能な複数のＲＯＭ
素子を内蔵したＲＯＭカードにおいてそれぞれのＲＯＭ
素子を＊ＯＥ等の第３の制御信号と、＊ＣＥ，＊ＰＧＭ
信号との論理レベルに応じてバイト単位でもページ単位
でも選択でき、１バイトプログラム、ページプログラム
ともに可能なＲＯＭカードを実現することができる。し
たがって、同じＲＯＭカードにおいて、バイト単位での
書込みもページ単位での書込みも書込みデータの内容に
応じて自由に選択できる。また、これによりページプロ
グラム可能なＲＯＭ素子を複数、ＲＯＭカードに内蔵す
ることができ、フレキシブルでより高記憶容量なＲＯＭ
カードを高速なプログラム処理が可能なものとして実現
できる。
【図１】 図１は、この発明を適用した一実施例のＲ
ＯＭカードの構成を示すブロック図である。
ＯＭカードの構成を示すブロック図である。
【図２】 図２はそのページプログラムタイミングに
ついて説明図である。
ついて説明図である。
【図３】 図３は従来のＲＯＭカードの回路構成を示
すブロック図である。
すブロック図である。
【図４】 図４は、従来のＲＯＭカードにおける１バ
イトプログラムのタイミング図である。
イトプログラムのタイミング図である。
【図５】 図５は、従来のＲＯＭカードにおけるペー
ジプログラムタイミング図である。
ジプログラムタイミング図である。
１，２，３，４，１１，１２，１３，１４…ＲＯＭ素子
、 １０，１５…ＲＯＭカード、５，６…デコーダ、７…選
択制御回路。
、 １０，１５…ＲＯＭカード、５，６…デコーダ、７…選
択制御回路。
Claims (1)
- 【請求項１】 外部から素子をイネーブルする第１の
制御信号と前記素子にデータを書込むための第２の制御
信号、そして第３の制御信号とを受け、これら制御信号
のＨＩＧＨレベル，ＬＯＷレベルの論理レベルの組合せ
に応じてバイトプログラムとページプログラムとが選択
可能であって、前記ページプログラムの選択においては
第２の制御信号の論理レベルが書込みの状態にないとき
に１ページ分のデータを外部からラッチし、第２の制御
信号が書込みの状態論理レベルにされたときにラッチさ
れた前記データが前記素子に書込まれるＲＯＭ素子を複
数と、外部から複数の前記ＲＯＭ素子の１つを選択する
信号とチップ選択信号とに応じて複数の前記ＲＯＭ素子
のうち選択された素子に対応する第１の制御信号を発生
する第１のデコーダと、前記選択信号と外部からの書込
み信号とに応じて複数の前記ＲＯＭ素子のうち選択され
たＲＯＭ素子に対応する第２の制御信号の論理レベルを
書込み状態の論理レベルにする第２のデコーダとを有し
、前記ページプログラムを選択したときに、書込みデー
タを複数の前記ＲＯＭ素子にラッチして前記選択信号と
第２の制御信号の前記書込み状態の論理レベルとに応じ
て複数のうち選択された１つのＲＯＭ素子にデータを書
込むことを特徴とするＲＯＭカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152302A JPH04352046A (ja) | 1991-05-29 | 1991-05-29 | Ｒｏｍカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152302A JPH04352046A (ja) | 1991-05-29 | 1991-05-29 | Ｒｏｍカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352046A true JPH04352046A (ja) | 1992-12-07 |
Family
ID=15537556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152302A Withdrawn JPH04352046A (ja) | 1991-05-29 | 1991-05-29 | Ｒｏｍカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352046A (ja) |
-
1991
- 1991-05-29 JP JP3152302A patent/JPH04352046A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6064627A (en) | Synchronous semiconductor memory device | |
| KR100375217B1 (ko) | 전기적으로 재기입 가능한 불휘발성 메모리를 구비하는마이크로컨트롤러 | |
| JP4287158B2 (ja) | Ｎａｎｄフラッシュメモリ装置 | |
| US20090276548A1 (en) | Dynamically setting burst type of a double data rate memory device | |
| JP2002202911A (ja) | 不揮発性メモリ装置 | |
| JP4936086B2 (ja) | メモリデバイス分散型制御器システム | |
| US8914602B2 (en) | Display controller having an embedded non-volatile memory divided into a program code block and a data block and method for updating parameters of the same | |
| US6260104B1 (en) | Multiplexing of trim outputs on a trim bus to reduce die size | |
| US5265048A (en) | Semiconductor storage device and method of accessing the same | |
| US6215717B1 (en) | Semiconductor memory device for reducing a time needed for performing a protecting operation | |
| JPH04352046A (ja) | Ｒｏｍカード | |
| KR100288417B1 (ko) | 동기형 반도체 기억 장치 | |
| JP2618032B2 (ja) | 入出力回路 | |
| JP2659147B2 (ja) | 評価用マイクロコンピュータ | |
| JP3190421B2 (ja) | Ｉｃメモリカードシステム | |
| JPS6232818B2 (ja) | ||
| KR100504064B1 (ko) | 마이크로컴퓨터 | |
| JPH029091A (ja) | 半導体装置 | |
| JPH07254290A (ja) | Ｅｅｐｒｏｍ回路 | |
| JPH04232697A (ja) | 半導体装置 | |
| JPH11353153A (ja) | レジスタ設定回路 | |
| JPH09311849A (ja) | ワンチップマイクロコンピュータ | |
| JPH05274450A (ja) | シングルチップ・マイクロコンピュータ | |
| JPH04370856A (ja) | メモリ回路 | |
| JPH05217390A (ja) | メモリ制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |