JPH07254290A - Ｅｅｐｒｏｍ回路 - Google Patents
Ｅｅｐｒｏｍ回路Info
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- JPH07254290A JPH07254290A JP6043996A JP4399694A JPH07254290A JP H07254290 A JPH07254290 A JP H07254290A JP 6043996 A JP6043996 A JP 6043996A JP 4399694 A JP4399694 A JP 4399694A JP H07254290 A JPH07254290 A JP H07254290A
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Abstract
(57)【要約】
【目的】 書き込み回数制限オーバーに対する保護対策
を施こしたＥＥＰＲＯＭ回路を提供する。 【構成】 メモリアレイ７の各ページ毎に書き換え可能
なＥＥＰＲＯＭ回路は、各ページ毎の書込み回数を記憶
する書込み回数保持用メモリ８と、書込み回数を積算し
てメモリ８の書込み回数を更新するカウンタ９とを設け
る。そして書込み回数が予かじめ定めた所定回数を越え
た時、カウンタ９のキャリーオーバー信号である警報信
号を出力する。
を施こしたＥＥＰＲＯＭ回路を提供する。 【構成】 メモリアレイ７の各ページ毎に書き換え可能
なＥＥＰＲＯＭ回路は、各ページ毎の書込み回数を記憶
する書込み回数保持用メモリ８と、書込み回数を積算し
てメモリ８の書込み回数を更新するカウンタ９とを設け
る。そして書込み回数が予かじめ定めた所定回数を越え
た時、カウンタ９のキャリーオーバー信号である警報信
号を出力する。
Description
【０００１】
【産業上の利用分野】本発明はＥＥＰＲＯＭ回路に係
り、特に書き換え制限のあるＥＥＰＲＯＭ回路に関す
る。
り、特に書き換え制限のあるＥＥＰＲＯＭ回路に関す
る。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭ回路は全体のタイミ
ングを制御するタイミング制御部と、データの入出力用
バッファ・ラッチ機能を有する入出力バッファと、アド
レスの入力バッファ・ラッチ機能をするアドレスバッフ
ァと、不揮発性の所定ページのアドレス空間を持ち１ペ
ージあたり所定のデータ幅を持つメモリアレイと、この
メモリアレイのアドレスをデコードするＸデコーダと、
Ｘデコーダの出力アドレスによりアクセスされたメモリ
アレイのデータ中から必要な１バイトを選択するするた
めのＹデコーダと、Ｙデコーダの出力結果によりメモリ
アレイのＹ方向セルを選択しデータの入出力を行うＹ選
択部とから構成されていた。
ングを制御するタイミング制御部と、データの入出力用
バッファ・ラッチ機能を有する入出力バッファと、アド
レスの入力バッファ・ラッチ機能をするアドレスバッフ
ァと、不揮発性の所定ページのアドレス空間を持ち１ペ
ージあたり所定のデータ幅を持つメモリアレイと、この
メモリアレイのアドレスをデコードするＸデコーダと、
Ｘデコーダの出力アドレスによりアクセスされたメモリ
アレイのデータ中から必要な１バイトを選択するするた
めのＹデコーダと、Ｙデコーダの出力結果によりメモリ
アレイのＹ方向セルを選択しデータの入出力を行うＹ選
択部とから構成されていた。
【０００３】このようなＥＥＰＲＯＭにおいて、メモリ
アレイ中に書込みを行う時には、アドレスをアドレスバ
ッファに入力し、その後チップイネーブル信号バーＣＥ
およびライトイネーブル信号バーＷＥをアクティブに
し、ライトイネーブル信号バーＷＥのアクティブ化した
タイミングでアドレスをアドレスバッファにラッチす
る。次にデータがデータ入出力ポートから入力され、ラ
イトイネーブル信号バーＷＥ及びチッブイネーブル信号
バーＣＥがネゲートされる時にタイミング制御部より入
出力バッファにラッチ信号が出力されデータがラッチさ
れる。
アレイ中に書込みを行う時には、アドレスをアドレスバ
ッファに入力し、その後チップイネーブル信号バーＣＥ
およびライトイネーブル信号バーＷＥをアクティブに
し、ライトイネーブル信号バーＷＥのアクティブ化した
タイミングでアドレスをアドレスバッファにラッチす
る。次にデータがデータ入出力ポートから入力され、ラ
イトイネーブル信号バーＷＥ及びチッブイネーブル信号
バーＣＥがネゲートされる時にタイミング制御部より入
出力バッファにラッチ信号が出力されデータがラッチさ
れる。
【０００４】その後、ＥＥＰＲＯＭの内部書込み動作が
開始し、ラッチされたアドレスはＹデコーダ及びＸデコ
ーダに入力され、Ｘデコーダの出力はメモリアレイに入
力され書込むべきページが選択される。入出力バッファ
にラッチされた１バイトのデータはＹデコーダにより選
択されたＹ選択部のデータ位置にセットされ、メモリア
レイに書き込まれる。この間、内部書込み期間中は信号
バーＢＵＳＹがアサートされている。
開始し、ラッチされたアドレスはＹデコーダ及びＸデコ
ーダに入力され、Ｘデコーダの出力はメモリアレイに入
力され書込むべきページが選択される。入出力バッファ
にラッチされた１バイトのデータはＹデコーダにより選
択されたＹ選択部のデータ位置にセットされ、メモリア
レイに書き込まれる。この間、内部書込み期間中は信号
バーＢＵＳＹがアサートされている。
【０００５】
【発明が解決しようとする課題】上述したようにＥＥＰ
ＲＯＭは書き込んだ記憶内容を電気的に一旦消去し、更
に再書込みが出来ることが特徴である。しかし、メモリ
セルの構造上この書込み回数は無限ではない。従って、
通常は書込み回数に制限を設けており、この制限を越え
る書込みを避けるように配慮している。しかし、通常の
ＥＥＰＲＯＭ回路ではこの書込み回数を検出する回路が
組み込まれていないため、このようなＥＥＰＲＯＭ回路
をシステムに組み込んで使用した場合、書込み回数制限
オーバーでシステム全体に誤動作あるいは故障が発生す
るという問題があった。
ＲＯＭは書き込んだ記憶内容を電気的に一旦消去し、更
に再書込みが出来ることが特徴である。しかし、メモリ
セルの構造上この書込み回数は無限ではない。従って、
通常は書込み回数に制限を設けており、この制限を越え
る書込みを避けるように配慮している。しかし、通常の
ＥＥＰＲＯＭ回路ではこの書込み回数を検出する回路が
組み込まれていないため、このようなＥＥＰＲＯＭ回路
をシステムに組み込んで使用した場合、書込み回数制限
オーバーでシステム全体に誤動作あるいは故障が発生す
るという問題があった。
【０００６】本発明はＥＥＰＲＯＭ回路内に書込み回数
を検知するための回路を組み込み、書込み回数制限オー
バーに対する保護を完全にするためになされたものであ
る。
を検知するための回路を組み込み、書込み回数制限オー
バーに対する保護を完全にするためになされたものであ
る。
【０００７】
【課題を解決するための手段】本発明は、メモリアレイ
の各ページ毎に書き換え可能なＥＥＰＲＯＭ回路は、各
ページ毎の書込み回数を記憶する書込み回数保持用メモ
リと、書込み回数を積算して保持用メモリの書込み回数
を更新するカウンタとを設けたものである。
の各ページ毎に書き換え可能なＥＥＰＲＯＭ回路は、各
ページ毎の書込み回数を記憶する書込み回数保持用メモ
リと、書込み回数を積算して保持用メモリの書込み回数
を更新するカウンタとを設けたものである。
【０００８】
【作用】本発明では各ページ毎の書込み回数を記憶する
書込み回数保持用メモリが設けられ、書込み回数はカウ
ンタにより各ページ毎にカウントされ、カウント値がメ
モリ内に更新される。従ってあらかじめ書込み回数の制
限値を設け、これをカウンタにセットしておけばその書
込み制限値に達した時にカウンタより警報信号が出力さ
れ書込み制限に達していることを知ることができる。
書込み回数保持用メモリが設けられ、書込み回数はカウ
ンタにより各ページ毎にカウントされ、カウント値がメ
モリ内に更新される。従ってあらかじめ書込み回数の制
限値を設け、これをカウンタにセットしておけばその書
込み制限値に達した時にカウンタより警報信号が出力さ
れ書込み制限に達していることを知ることができる。
【０００９】また、書込み回数保持用メモリに保持され
た書込み回数をバッファメモリに読み出し、このバッフ
ァメモリの内容を出力端子に出力させるようにすれば、
各ページ毎に現在蓄積されている書込み回数を知ること
ができる。なお、書込み回数保持用メモリのアドレス指
定はメモリアレイのＸアドレス指定と兼用するようにす
れば構成が簡略化できる。また、バッファメモリは複数
個に分割して設け、この分割されたバッファメモリのア
ドレス指定をメモリアレイのＹアドレス指定の一部を用
いて行うようにすれば構成を簡略化することができる。
た書込み回数をバッファメモリに読み出し、このバッフ
ァメモリの内容を出力端子に出力させるようにすれば、
各ページ毎に現在蓄積されている書込み回数を知ること
ができる。なお、書込み回数保持用メモリのアドレス指
定はメモリアレイのＸアドレス指定と兼用するようにす
れば構成が簡略化できる。また、バッファメモリは複数
個に分割して設け、この分割されたバッファメモリのア
ドレス指定をメモリアレイのＹアドレス指定の一部を用
いて行うようにすれば構成を簡略化することができる。
【００１０】また、書込み回数の読み出しにあたって
は、通常は発生しないような制御信号の組み合わせ即
ち、アウトプットイネーブル信号とライトイネーブル信
号とを共にアクティブにすることにより実行する。
は、通常は発生しないような制御信号の組み合わせ即
ち、アウトプットイネーブル信号とライトイネーブル信
号とを共にアクティブにすることにより実行する。
【００１１】
【実施例】図１は本発明の一実施例に係るＥＥＰＲＯＭ
回路の構成ブロック図を示したものである。タイミング
制御部１、データの入出力用のバッファ・ラッチ機能を
有する入出力バッファ２、アドレスの入力バッファ・ラ
ッチ機能を有するアドレスバッファ３、不揮発性の２8
（２５６ページ）のアドレス空間を持ち１ページあたり
２5 （３２バイト）のデータ幅を持つメモリアレイ７、
メモリアレイ７のアドレスをデコードするＸデコーダ
５、Ｘデコーダ５の出力アドレスによりアクセスされる
メモリアレイ７の３２バイトのデータから必要な１バイ
トを選択するためのＹデコーダ４、Ｙデコーダ４の出力
結果によりメモリアレイ７のＹ方向セルを選択しデータ
入出力を行うＹ選択部６を備えている。
回路の構成ブロック図を示したものである。タイミング
制御部１、データの入出力用のバッファ・ラッチ機能を
有する入出力バッファ２、アドレスの入力バッファ・ラ
ッチ機能を有するアドレスバッファ３、不揮発性の２8
（２５６ページ）のアドレス空間を持ち１ページあたり
２5 （３２バイト）のデータ幅を持つメモリアレイ７、
メモリアレイ７のアドレスをデコードするＸデコーダ
５、Ｘデコーダ５の出力アドレスによりアクセスされる
メモリアレイ７の３２バイトのデータから必要な１バイ
トを選択するためのＹデコーダ４、Ｙデコーダ４の出力
結果によりメモリアレイ７のＹ方向セルを選択しデータ
入出力を行うＹ選択部６を備えている。
【００１２】本実施例では、更にメモリアレイ７への各
ページ単位に書込み回数を保持する不揮発性の書込み回
数保持用メモリ８と、書込み回数を書込み毎にカウント
アップするカウンタ９と、書込み回数が所定値をオーバ
ーしたことを知らせるカウンタ９からのキャリー信号Ｔ
をラッチするラッチ回路１０とを設けている。なお、本
実施例では書込み回数制限は２17としているため１７ビ
ットの幅を持つ書込み回数保持用メモリ８とカウンタ９
とを備えている。
ページ単位に書込み回数を保持する不揮発性の書込み回
数保持用メモリ８と、書込み回数を書込み毎にカウント
アップするカウンタ９と、書込み回数が所定値をオーバ
ーしたことを知らせるカウンタ９からのキャリー信号Ｔ
をラッチするラッチ回路１０とを設けている。なお、本
実施例では書込み回数制限は２17としているため１７ビ
ットの幅を持つ書込み回数保持用メモリ８とカウンタ９
とを備えている。
【００１３】次に図２を参照し、図１に示したＥＥＰＲ
ＯＭ回路に書込みを行う時の動作を説明する。アドレス
Ａ０〜Ａ１２（Ｅ，Ｆ）がアドレスバッファ３に入力さ
れ、その後ローレベルのチップイネーブル信号バーＣＥ
（Ｄ）及びライトイネーブル信号バーＷＥ（Ｂ）がタイ
ミング制御部１へ入力される（１００，１１０）。ライ
トイネーブル信号バーＷＥ（Ｂ）がローレベルに遷移す
るタイミングでアドレスＡ０〜Ａ１２（Ｅ，Ｆ）がアド
レスバッファ３にラッチされる。
ＯＭ回路に書込みを行う時の動作を説明する。アドレス
Ａ０〜Ａ１２（Ｅ，Ｆ）がアドレスバッファ３に入力さ
れ、その後ローレベルのチップイネーブル信号バーＣＥ
（Ｄ）及びライトイネーブル信号バーＷＥ（Ｂ）がタイ
ミング制御部１へ入力される（１００，１１０）。ライ
トイネーブル信号バーＷＥ（Ｂ）がローレベルに遷移す
るタイミングでアドレスＡ０〜Ａ１２（Ｅ，Ｆ）がアド
レスバッファ３にラッチされる。
【００１４】次にデータがＩ／Ｏ０〜７を介して入力さ
れ、ライトイネーブル信号バーＷＥ（Ｂ）及びチップイ
ネーブル信号バーＣＥ（Ｄ）がハイベルになるタイミン
グ（１０２，１１２）で、タイミング制御部１より入出
力バッファ２にラッチ信号Ｉが出力されて、データがこ
のバッファ２にラッチされる。その後、ＥＥＰＲＯＭの
内部書込み動作が開始し、アドレスバッファ３にラッチ
されたアドレスはＹデコーダ４およびＸデコーダ５にア
ドレス信号Ｊ，Ｋとして入力される。そして、Ｘデコー
ダ５に格納されたアドレスがデータ線Ｍを介してメモリ
アレイ７に入力されて書込むべきページが選択される。
入出力バッファ２にラッチされたデータ（１バイト）は
Ｙデコーダ４によりデータ線Ｏを介して選択されたＹ選
択部６のデータ位置にセットされ、データ線Ｎを介して
メモリアレイ７に書き込まれる。この間、内部書込み期
間中はバーＢＵＳＹ信号（Ａ）がローレベル状態になっ
ている。
れ、ライトイネーブル信号バーＷＥ（Ｂ）及びチップイ
ネーブル信号バーＣＥ（Ｄ）がハイベルになるタイミン
グ（１０２，１１２）で、タイミング制御部１より入出
力バッファ２にラッチ信号Ｉが出力されて、データがこ
のバッファ２にラッチされる。その後、ＥＥＰＲＯＭの
内部書込み動作が開始し、アドレスバッファ３にラッチ
されたアドレスはＹデコーダ４およびＸデコーダ５にア
ドレス信号Ｊ，Ｋとして入力される。そして、Ｘデコー
ダ５に格納されたアドレスがデータ線Ｍを介してメモリ
アレイ７に入力されて書込むべきページが選択される。
入出力バッファ２にラッチされたデータ（１バイト）は
Ｙデコーダ４によりデータ線Ｏを介して選択されたＹ選
択部６のデータ位置にセットされ、データ線Ｎを介して
メモリアレイ７に書き込まれる。この間、内部書込み期
間中はバーＢＵＳＹ信号（Ａ）がローレベル状態になっ
ている。
【００１５】本実施例ではこの動作に加えて、データ線
Ｍを介して出力されたＸデコーダ５からのページ選択用
アドレスにより書き込み回数保持用メモリ８も該当ペー
ジが選択される。そして、ライトイネーブル信号バーＷ
Ｅ（Ｂ）がハイレベルになった（１４０）後にバーカウ
ンタロード信号がローレベル（１３０）になり、該当す
るページの現在の書込み回数がデータ線Ｐを介して書込
み回数保持用メモリ８より読み出されてカウンタ９に出
力される。その後、メモリアレイ７への内部書込み動作
が開始した時に１パルスのカウントアップ信号Ｓがカウ
ンタ９に送出され、そのパルスの立上がり時点（１４
０）でカウンタ９の値を＋１カウントアップさせる。カ
ウントアップ後にバーカウンタストア信号Ｒをローレベ
ル（１５０）にし、データ線Ｐを介して書込み回数保持
用メモリ８の該当ページに＋１された書込み回数値を書
き込む。
Ｍを介して出力されたＸデコーダ５からのページ選択用
アドレスにより書き込み回数保持用メモリ８も該当ペー
ジが選択される。そして、ライトイネーブル信号バーＷ
Ｅ（Ｂ）がハイレベルになった（１４０）後にバーカウ
ンタロード信号がローレベル（１３０）になり、該当す
るページの現在の書込み回数がデータ線Ｐを介して書込
み回数保持用メモリ８より読み出されてカウンタ９に出
力される。その後、メモリアレイ７への内部書込み動作
が開始した時に１パルスのカウントアップ信号Ｓがカウ
ンタ９に送出され、そのパルスの立上がり時点（１４
０）でカウンタ９の値を＋１カウントアップさせる。カ
ウントアップ後にバーカウンタストア信号Ｒをローレベ
ル（１５０）にし、データ線Ｐを介して書込み回数保持
用メモリ８の該当ページに＋１された書込み回数値を書
き込む。
【００１６】このときカウンタ９をカウントアップした
結果、オーバーフローしてカウンタ９よりバーキャリー
信号Ｔが発生した場合は（１６０）、今回の書込み動作
で書込み回数制限をオーバーしたことを示す。従って、
このバーキャリー信号Ｔをラッチ回路１０によりラッチ
し、ＥＥＰＲＯＭ回路外部にバー書込みオーバー信号Ｕ
を出力し（１７０）、ＥＥＰＲＯＭ回路を使用している
システムに知らせる。ここでシステム側での使い方とし
ては、ＥＥＰＲＯＭのバー書込みオーバー信号を割り込
み信号として使用し、書込み回数がオーバーしたことを
認識するようにする。
結果、オーバーフローしてカウンタ９よりバーキャリー
信号Ｔが発生した場合は（１６０）、今回の書込み動作
で書込み回数制限をオーバーしたことを示す。従って、
このバーキャリー信号Ｔをラッチ回路１０によりラッチ
し、ＥＥＰＲＯＭ回路外部にバー書込みオーバー信号Ｕ
を出力し（１７０）、ＥＥＰＲＯＭ回路を使用している
システムに知らせる。ここでシステム側での使い方とし
ては、ＥＥＰＲＯＭのバー書込みオーバー信号を割り込
み信号として使用し、書込み回数がオーバーしたことを
認識するようにする。
【００１７】なお、図１および図２に示す各種制御信号
のうちバーカウンタロード信号Ｑ、カウントアップ信号
Ｓ、バーカウンタストア信号Ｒ及びバーキャリー信号Ｔ
はそれぞれ内部信号を示している。
のうちバーカウンタロード信号Ｑ、カウントアップ信号
Ｓ、バーカウンタストア信号Ｒ及びバーキャリー信号Ｔ
はそれぞれ内部信号を示している。
【００１８】図３は本発明の他の実施例の構成ブロック
図を示したもので、同実施例では現状の書き込み回数を
システムからアクセスできる構成になっており、書き込
み回数を読み出して一旦保持するためのバッファ回路１
１〜１３を設けている。また、このバッファ回路１１〜
１３に分割して格納された書込み回数データを読み出す
ためのデコーダ回路１４を設けている。なお、本実施例
では書込み回数保持用メモリ８は２５６×２０ビットで
構成されている。
図を示したもので、同実施例では現状の書き込み回数を
システムからアクセスできる構成になっており、書き込
み回数を読み出して一旦保持するためのバッファ回路１
１〜１３を設けている。また、このバッファ回路１１〜
１３に分割して格納された書込み回数データを読み出す
ためのデコーダ回路１４を設けている。なお、本実施例
では書込み回数保持用メモリ８は２５６×２０ビットで
構成されている。
【００１９】書込み回数保持用メモリ８のデータを読み
出す時、２０ビットのデータを８ビットのＩ／Ｏ０〜７
に出力させるため、デコーダ回路１４が設けられてい
る。このデコーダ回路１４により、バッファ回路１１〜
１３に格納された書き込み回数データが順次８ビット以
内に分割されてＩ／Ｏ０〜７に出力される。なお、本実
施例では書込み回数制限は第一の実施例と同様に２17と
しているが、書込み保持用メモリ８及びカウンタ９の書
込み回数をオーバーした場合も考えて２20までカウント
できるように２０ビットの幅を持たせている。
出す時、２０ビットのデータを８ビットのＩ／Ｏ０〜７
に出力させるため、デコーダ回路１４が設けられてい
る。このデコーダ回路１４により、バッファ回路１１〜
１３に格納された書き込み回数データが順次８ビット以
内に分割されてＩ／Ｏ０〜７に出力される。なお、本実
施例では書込み回数制限は第一の実施例と同様に２17と
しているが、書込み保持用メモリ８及びカウンタ９の書
込み回数をオーバーした場合も考えて２20までカウント
できるように２０ビットの幅を持たせている。
【００２０】図４は図３の回路のライトサイクルタイミ
ングチャートを示したもので、ライトサイクルに関して
は図２に示すタイミングチャートと同様の動作を行う。
同実施例では書込み回数保持用メモリ８に保持された現
在までの書込み回数を各ページ毎に読出してバッファ回
路１１〜１３に格納することができる。なお、ＥＥＰＲ
ＯＭの通常のリードサイクルは図５に示すようなタイミ
ングチャートで行われる。
ングチャートを示したもので、ライトサイクルに関して
は図２に示すタイミングチャートと同様の動作を行う。
同実施例では書込み回数保持用メモリ８に保持された現
在までの書込み回数を各ページ毎に読出してバッファ回
路１１〜１３に格納することができる。なお、ＥＥＰＲ
ＯＭの通常のリードサイクルは図５に示すようなタイミ
ングチャートで行われる。
【００２１】即ち図５において、アドレスＡ０〜Ａ１２
（Ｅ，Ｆ）がアドレスバッファ３に入力され、その後チ
ップイネーブル信号バーＣＥ（Ｄ）及びアウトプットイ
ネーブル信号バーＯＥ（Ｃ）がローレベルになると（２
００，２１０）、ＥＥＰＲＯＭが読出し動作を開始す
る。そして、入力されたアドレスＡ５〜Ａ１２（Ｆ）は
アドレスバッファ３をスルーで通過し、データ線Ｋを介
してＸデコーダ５に入力されてメモリアレイ７のページ
選択用アドレスとしてデコードされる。
（Ｅ，Ｆ）がアドレスバッファ３に入力され、その後チ
ップイネーブル信号バーＣＥ（Ｄ）及びアウトプットイ
ネーブル信号バーＯＥ（Ｃ）がローレベルになると（２
００，２１０）、ＥＥＰＲＯＭが読出し動作を開始す
る。そして、入力されたアドレスＡ５〜Ａ１２（Ｆ）は
アドレスバッファ３をスルーで通過し、データ線Ｋを介
してＸデコーダ５に入力されてメモリアレイ７のページ
選択用アドレスとしてデコードされる。
【００２２】また、アドレスＡ０〜Ａ４（Ｅ）もアドレ
スバッファ３をスルーで通過し、データ線Ｊを介してＹ
デコーダ４でページ内の該当する１バイトを選択するた
めのアドレスとしてデコードされ、データ線Ｌを介して
Ｙ選択部６に供給される。メモリアレイ７からＸデコー
ダ５のデコード結果により該当する１ページが読出さ
れ、データ線Ｎを介してＹ選択部６へ入力される。Ｙ選
択部６はこのページデータよりＹデコーダ４のデコード
結果によって該当する１バイトを選択し、入出力バッフ
ァ２を介してＩ／Ｏ０〜７へ出力する。
スバッファ３をスルーで通過し、データ線Ｊを介してＹ
デコーダ４でページ内の該当する１バイトを選択するた
めのアドレスとしてデコードされ、データ線Ｌを介して
Ｙ選択部６に供給される。メモリアレイ７からＸデコー
ダ５のデコード結果により該当する１ページが読出さ
れ、データ線Ｎを介してＹ選択部６へ入力される。Ｙ選
択部６はこのページデータよりＹデコーダ４のデコード
結果によって該当する１バイトを選択し、入出力バッフ
ァ２を介してＩ／Ｏ０〜７へ出力する。
【００２３】図６は図３の回路の書込み回数データリー
ドサイクルのタイミングチャートを示したもので、書込
み回数保持用メモリ８からバッファ回路１１〜１３へ現
在までの書込み回数を読み出す動作を示している。アド
レスＡ０〜Ａ１２（Ｅ，Ｆ）がアドレスバッファ３に入
力され、その後チップイネーブル信号バーＣＥ（Ｄ）及
びアウトプットイネーブル信号バーＯＥ（Ｃ）がローレ
ベルになる（３００，３１０）。ここまでは通常サイク
ルと同一であるが、書込み回数データリードサイクルは
特殊なリードサイクルであるため、通常サイクルとは異
なる制御信号のシーケンスによって識別できるようにす
る。
ドサイクルのタイミングチャートを示したもので、書込
み回数保持用メモリ８からバッファ回路１１〜１３へ現
在までの書込み回数を読み出す動作を示している。アド
レスＡ０〜Ａ１２（Ｅ，Ｆ）がアドレスバッファ３に入
力され、その後チップイネーブル信号バーＣＥ（Ｄ）及
びアウトプットイネーブル信号バーＯＥ（Ｃ）がローレ
ベルになる（３００，３１０）。ここまでは通常サイク
ルと同一であるが、書込み回数データリードサイクルは
特殊なリードサイクルであるため、通常サイクルとは異
なる制御信号のシーケンスによって識別できるようにす
る。
【００２４】このため通常はありえないタイミングとし
て同実施例ではチップイネーブル信号バーＣＥ（Ｄ）及
びアウトプットイネーブル信号バーＯＥ（Ｃ）が共にロ
ーレベルになっている時にライトイネーブル信号バーＷ
Ｅ（Ｂ）もローベルトになるように動作させる（３０
０，３１０，３２０）。これにより書込み回数データリ
ードサイクルであることをＥＥＰＲＯＭに判別させる。
従って、チップイネーブル信号バーＣＥ（Ｄ）及びアウ
トプットイネーブル信号バーＯＥ（Ｃ）がローレベルに
なった後にライトイネーブル信号バーＷＥ（Ｂ）がロー
レベルになると、ＥＥＰＲＯＭが書込み回数データの読
み出し動作を開始し、入力されたアドレスＡ５〜Ａ１２
（Ｆ）はアドレスバッファ３をスルーで通過し、データ
線Ｋを介してＸデコーダに入力されて書込み回数保持用
メモリ８のページ選択用アドレスとしてデコードされ
る。
て同実施例ではチップイネーブル信号バーＣＥ（Ｄ）及
びアウトプットイネーブル信号バーＯＥ（Ｃ）が共にロ
ーレベルになっている時にライトイネーブル信号バーＷ
Ｅ（Ｂ）もローベルトになるように動作させる（３０
０，３１０，３２０）。これにより書込み回数データリ
ードサイクルであることをＥＥＰＲＯＭに判別させる。
従って、チップイネーブル信号バーＣＥ（Ｄ）及びアウ
トプットイネーブル信号バーＯＥ（Ｃ）がローレベルに
なった後にライトイネーブル信号バーＷＥ（Ｂ）がロー
レベルになると、ＥＥＰＲＯＭが書込み回数データの読
み出し動作を開始し、入力されたアドレスＡ５〜Ａ１２
（Ｆ）はアドレスバッファ３をスルーで通過し、データ
線Ｋを介してＸデコーダに入力されて書込み回数保持用
メモリ８のページ選択用アドレスとしてデコードされ
る。
【００２５】また、アドレスＡ０〜Ａ４（Ｅ）の中のＡ
０とＡ１とがアドレスバッファ３をスルーで通過してデ
コーダ１０に入力される。書込み回数保持用メモリ８は
Ｘデコーダ５のデコード結果により該当する１ページ
（２０ビット）が読み出される。これにより、書き込み
回数データと読み出し時の下位アドレスとの対応図であ
る図７に示すように、Ｄ１９〜Ｄ１６がバッファ１１に
Ｄ１５〜Ｄ１８がバッファ１２に、Ｄ７〜Ｄ０がバッフ
ァ１３にそれぞれ入力される。
０とＡ１とがアドレスバッファ３をスルーで通過してデ
コーダ１０に入力される。書込み回数保持用メモリ８は
Ｘデコーダ５のデコード結果により該当する１ページ
（２０ビット）が読み出される。これにより、書き込み
回数データと読み出し時の下位アドレスとの対応図であ
る図７に示すように、Ｄ１９〜Ｄ１６がバッファ１１に
Ｄ１５〜Ｄ１８がバッファ１２に、Ｄ７〜Ｄ０がバッフ
ァ１３にそれぞれ入力される。
【００２６】デコーダ１０では、チップイネーブル信号
バーＣＥ（Ｄ）、アウトプットイネーブル信号バーＯＥ
（Ｃ）、ライトイネーブル信号バーＷＥ（Ｂ）が全てロ
ーレベルになる条件でバーカウントデータリード信号α
がタイミング制御部１から出力され、アドレスＡ０，Ａ
１と共にデコードされてバッファ１１〜１３のアウトプ
ットコントロール信号となる。従って、バッファ出力が
一つだけ有効となりアドレスＡ０，Ａ１の組み合わせに
従って図７に示すように対応するバッファから書込み回
数データが順次Ｉ／Ｏ０〜７に出力される。システム側
ではＥＥＰＲＯＭの各ページに対してアドレスＡ０，Ａ
１を（“０”，“０”）、（“１”，“０”）、
（“０”，“１”）と３通りで３回読み出すことにより
現在の書込み回数を順次読み出すことができる。
バーＣＥ（Ｄ）、アウトプットイネーブル信号バーＯＥ
（Ｃ）、ライトイネーブル信号バーＷＥ（Ｂ）が全てロ
ーレベルになる条件でバーカウントデータリード信号α
がタイミング制御部１から出力され、アドレスＡ０，Ａ
１と共にデコードされてバッファ１１〜１３のアウトプ
ットコントロール信号となる。従って、バッファ出力が
一つだけ有効となりアドレスＡ０，Ａ１の組み合わせに
従って図７に示すように対応するバッファから書込み回
数データが順次Ｉ／Ｏ０〜７に出力される。システム側
ではＥＥＰＲＯＭの各ページに対してアドレスＡ０，Ａ
１を（“０”，“０”）、（“１”，“０”）、
（“０”，“１”）と３通りで３回読み出すことにより
現在の書込み回数を順次読み出すことができる。
【００２７】このように図３に示した実施例では、現状
の書き込み回数を使用者は知ることが出来るので、書き
込み回数が限界に達する前にあとどのくらい書き込み可
能かがわかり、使用上便利である。
の書き込み回数を使用者は知ることが出来るので、書き
込み回数が限界に達する前にあとどのくらい書き込み可
能かがわかり、使用上便利である。
【００２８】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明ではＥＥＰＲＯＭ回路に書込み回数を検出
するための回路を追加したため、システムでＥＥＰＲＯ
Ｍを使用する場合に書込み回数制限をオーバーしてＥＥ
ＰＲＯＭに書き込まれたデータが保証できなくなる恐れ
を未然に防止することができる。従って、品質の向上と
共にＥＥＰＲＯＭ自体の使用用途が広がるという利点が
ある。
うに、本発明ではＥＥＰＲＯＭ回路に書込み回数を検出
するための回路を追加したため、システムでＥＥＰＲＯ
Ｍを使用する場合に書込み回数制限をオーバーしてＥＥ
ＰＲＯＭに書き込まれたデータが保証できなくなる恐れ
を未然に防止することができる。従って、品質の向上と
共にＥＥＰＲＯＭ自体の使用用途が広がるという利点が
ある。
【図１】本発明の一実施例に係るＥＥＰＲＯＭ回路の構
成ブロック図。
成ブロック図。
【図２】図１の回路のライトサイクルタイミングチャー
ト。
ト。
【図３】本発明の他の実施例の構成ブロック図。
【図４】図３の回路のライトサイクルタイミングチャー
ト。
ト。
【図５】図３の回路の通常リードサイクルタイミングチ
ャート。
ャート。
【図６】図３の回路の書込み回数データリードサイクル
のタイミングチャート。
のタイミングチャート。
【図７】書込み回数データと読出時の下位アドレスとの
対応図。
対応図。
４ Ｙデコーダ ５ Ｘデコーダ ７ メモリアレイ ８ 書込み回数保持用メモリ ９ カウンタ １０ ラッチ １１〜１３ バッファ回路 １４ デコーダ
Claims (7)
- 【請求項１】 メモリアレイの各ページ毎に書き換え可
能なＥＥＰＲＯＭ回路において、 前記各ページ毎の書込み回数を記憶する書込み回数保持
用メモリと、 書込み回数を積算して前記メモリの書込み回数を更新す
るカウンタとを設けた事を特徴とするＥＥＰＲＯＭ回
路。 - 【請求項２】 請求項１記載のＥＥＰＲＯＭ回路におい
て、さらに、書込み回数が予かじめ定めた所定回数を越
えた時、警報信号を出力する回路を設けた事を特徴とす
るＥＥＰＲＯＭ回路。 - 【請求項３】 前記警報信号が前記カウンタのキャリー
オーバー信号である請求項２記載のＥＥＰＲＯＭ回路。 - 【請求項４】 請求項１記載のＥＥＰＲＯＭ回路におい
て、前記メモリのアドレス指定を前記メモリアレイのＸ
アドレス指定を用いて行うようにした事を特徴とするＥ
ＥＰＲＯＭ回路。 - 【請求項５】 請求項１記載のＥＥＰＲＯＭ回路におい
て、さらに、各ページ毎の現在の書込み回数を格納する
バッファメモリを設けた事を特徴とするＥＥＰＲＯＭ回
路。 - 【請求項６】 前記バッファメモリを複数個に分割して
設け、この分割されたバッファメモリのアドレス指定を
前記メモリアレイのＹアドレス指定の一部を用いて行う
ようにした事を特徴とする請求項５記載のＥＥＰＲＯＭ
回路。 - 【請求項７】 請求項５記載のＥＥＰＲＯＭ回路におい
て、書込み回数の読出しは、アウトプットイネーブル信
号とライトイネーブル信号とを共に選択状態にする事に
より実行する事を特徴とするＥＥＰＲＯＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043996A JPH07254290A (ja) | 1994-03-15 | 1994-03-15 | Ｅｅｐｒｏｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043996A JPH07254290A (ja) | 1994-03-15 | 1994-03-15 | Ｅｅｐｒｏｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254290A true JPH07254290A (ja) | 1995-10-03 |
Family
ID=12679334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6043996A Pending JPH07254290A (ja) | 1994-03-15 | 1994-03-15 | Ｅｅｐｒｏｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254290A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188603B1 (en) | 1997-09-29 | 2001-02-13 | Nec Corporation | Nonvolatile memory device |
| KR100313086B1 (ko) * | 1999-12-29 | 2001-11-07 | 박종섭 | 메모리장치의 뱅크 억세스 카운터 |
-
1994
- 1994-03-15 JP JP6043996A patent/JPH07254290A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188603B1 (en) | 1997-09-29 | 2001-02-13 | Nec Corporation | Nonvolatile memory device |
| KR100313086B1 (ko) * | 1999-12-29 | 2001-11-07 | 박종섭 | 메모리장치의 뱅크 억세스 카운터 |
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Legal Events
| Date | Code | Title | Description |
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