JPH07141478A - 受動ユニット計数集積回路 - Google Patents

受動ユニット計数集積回路

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JPH07141478A
JPH07141478A JP15955492A JP15955492A JPH07141478A JP H07141478 A JPH07141478 A JP H07141478A JP 15955492 A JP15955492 A JP 15955492A JP 15955492 A JP15955492 A JP 15955492A JP H07141478 A JPH07141478 A JP H07141478A
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Abstract

(57)【要約】 受動ユニット計数メモリカードのための集積回路はデー
タ計数メモリのｐレベル（１０，１１，１２）を含む。
このレベルは対応の数のケースｎ1 …ｎp を含み、書込
動作は下位ランクレベルのすべてのケースが能動化され
るごとに、上位ランクレベルのケースにおいて行われ、
下位レベルのケースはそれから消去される。回路はｐ計
数レベルのｐ−１上位ランクレベルと同じｐ−１ゴース
トレベル（２１，２２）を含む。ゴーストレベルのアド
レス指定論理は、ゴーストレベルのケースが対応の計数
レベルのケースと同時に書込フェーズにおいてアドレス
指定され、書込フェーズの後は、能動化されたばかりの
ものより低いランクのレベルのケースと同時に消去フェ
ーズにおいてアドレス指定されるものである。

Description

【発明の詳細な説明】
【０００１】
【従来の技術】この発明は携帯用支持物に含まれる“受
動”集積回路に関する。ここでは、“受動”集積回路は
内部マイクロプロセッサを有しないが、メモリと、限ら
れた数の制御信号に応答して、メモリの連続ケースを順
次アクセスし、メモリ読出し，書込みまたは消去動作に
おいて成果をあげるためのデコード手段のみを含む回路
を示している。
【０００２】これ以後、簡略化のために、最も幅広く使
われている支持物であるメモリカードのみについて言及
するがその他の携帯用支持物も使用可能であることは明
らかである。このように、下の“メモリカード”は集積
回路のアッセンブリ、その接続端子、およびリーダーに
結びつけられるあらゆる携帯用支持物を示す。
【０００３】メモリカードの一般的な利用はプリペイド
テレフォンカードである。このようなカードにおいて
は、メモリケースは初めに所定の状態にセットされ、こ
の状態は、例えばカードがそこに挿入されるリーダーに
よって与えられるサービスのためのテレフォンユニット
またはペイユニットに対応する外部パルスに応答して修
正される。
【０００４】この発明はより特定的にはデータ計数メモ
リが、電気的に消去可能な、たとえばＥＥＰＲＯＭ型メ
モリのようなメモリ，すなわち電気的に消去および書込
み可能な読出し専用メモリであるカードに関する。
【０００５】図１はこのタイプのメモリカードにおいて
使用可能な半導体メモリの主なコンポーネントを概略的
に示す。従来，このカードは６つの接続パッド，すなわ
ち２つの電源パッドＶSS、ＶCC，出力パッドＯＵＴおよ
び３つのプログラム用パッドＡ，ＳＴおよびＢを介して
カードと連絡するリーダーに結びついている。プログラ
ム用パッドは論理回路のアレイまたはプログラマブル論
理アレイ１に信号を与え、どちらもＥＥＰＲＯＭ４に結
びついた列レコーダ２（Ｙ ＤＥＣ）および行レコーダ
３（Ｘ ＤＥＣ）を制御する。論理回路１もまた、制御
信号の関数として能動化され、メモリーを読出し状態
（Ｒ），書込み状態（Ｗ）または消去状態（Ｅ）にセッ
トする。読出し状態においては、アドレス指定されたメ
モリケースが読出され，すなわちその状態がＯＵＴパッ
ドに与えられる。書込み状態において、アドレス指定さ
れたメモリケースの状態は１にセットされる。消去状態
においては、同時にアドレス指定された１組のケースが
リセットされる。すなわち制御パッドＡ，ＳＴおよびＢ
は一般に３つの制御命令，すなわち第１メモリビットの
アドレス上の位置決めを達成するリセット命令，メモリ
アドレスの増分およびアドレス指定された計数の値の出
力を能動化する読出し命令、およびアドレス指定された
ケースあるいは複数のケースの状態を反転し書込みまた
は消去動作を達成するプログラム命令のいずれか一つを
受けるように設けられる。このタイプのメモリの特徴に
従うと、読出し，書込みまたは消去モードにおいて、メ
モリの別個の位置を同時にアドレス指定することは不可
能である。
【０００６】ＥＥＰＲＯＭの利点の一つは、メモリはア
バクス型システムにおいて配置可能であるということで
ある。これは、メモリは各々が所定数のケースからなる
いくつかのレベルにおいて配置されることを意味してい
る。各低ランクレベルがフルになるたびに、そのすぐ上
位ランクレベルのケースが能動化され、各低ランクレベ
ルのケースが消去される。このように、たとえば３つの
８−ケースレベルでは、メモリが消去不可能なら、わず
か８＋８＋８データのかわりに少なくとも８×８×８の
データが計算できる。現在の技術水準とこの発明を、各
々が８つのケースからなる３つのレベルの場合について
以下に述べるが、より多くのレベルが用いられ、かつそ
のレベルはかならずしも同じ数のケースを有する必要は
ないことは当業者には明らかであろう。一般に、各々が
ｎi （ｉ＝１…ｂ）ケースからなるｐレベルをあたえる
ことが可能であり、それゆえｎ1 ×ｎ2 ×…×ｎp デー
タをメモリに記憶することが可能であろう。例として、
書込みが上位ランクレジスタにおいてなされた後、下位
ランクレベルが順次消去される論理形状のみを考察す
る。
【０００７】アバクス型メモリの基本的な配置構造は図
２に示され、それは列レコーダ（ＹＤＥＣ）と行レコー
ダ（Ｘ ＤＥＣ）を介してアドレス指定可能な３つの８
−ケースレベル１０，１１および１２を示す。
【０００８】図３Ａ，図３Ｂおよび図３Ｃはアバクスカ
ウンタとして配置されたレベルまたはレジスタの第１の
典型的な中味を示す。図３Ａにおいて、下位ランクレベ
ル１０は一杯で、レベル１１および１２は空である。図
３Ｂに示されるステップにおいて、一旦レベル１０が満
たされ、デコーダＸおよびＹがレベル１１の下位ケース
にアドレス指定をセットし、“１”がこのレベルにおい
て書込まれる。図３Ｃのステップにおいて、レベル１０
の中味全部が消去される。それから、レベル１０の下位
ランクケースにおいて書込みが再開される（図示せ
ず）。
【０００９】もちろん、これらの連続アドレス指定動作
はこれらの動作を達成するように適合された論理回路か
らなるカードに結びついたリーダーによって確保され
る。特に、カードがそこに挿入されるとき、リーダーは
まずすべてのメモリの中味を読出し始めカードの状態を
決定し、達成すべきアドレス指定の設定を始める。この
ように、リーダーは様々なレベルの中味がどの状態にあ
るかを“知っている”、そして適切なアドレス指定制御
を確実にしうる。しかしながら、上で示したように、読
出し，書込みまたは消去動作は決められた期間のみにお
いて達成可能であり、これが図３Ａに示される状態から
図３Ｃに示される状態への変化が図３Ｂに示される中間
状態を通過することによって達成されなければならない
理由である。
【００１０】図４Ａないし図４Ｅはメモリレベルの他の
典型的な連続状態を示す。図４Ａにおいて、レベル１０
および１１はフルでありかつレベル１２の３つのケース
が満たされている。図４Ｂに示されるステップにおい
て、追加ビットがレベル１２に書込まれる。図４Ｃに示
されるステップにおいて、レベル１１の中味が消去され
る。図４Ｄに示されるステップにおいて、追加ビットが
レベル１１に書込まれる。図４Ｅに示されるステップの
間、レベル１０の内容が消去される。図４Ｄのステップ
において１を書込むことによって９のかわりに８の繰返
しによって記憶動作が可能になり、さらにリーダーの論
理回路は、データがレジスタ１２に書込まれるとすぐ
に、少くとも一つの１はレジスタ１１内に存在しなけれ
ばならないことを“知っている”。これは可能なエラー
を検出するために用いられうる。
【００１１】上の記述はこの発明の応用分野を実証する
ために技術水準に対応している。
【００１２】上に述べた配置は欠点，すなわちなんらか
の理由で、図３Ｂ，図４Ｂまたは図４Ｄに示される状態
の間に、すなわち、データが書込まれたばかりのものよ
り下位のランクを有するレベルがまだ消去されていない
とき、カード処理が突然に中断されるなら、カードはリ
ーダーに再び挿入されるとき、この状態に止まるであろ
う。それ故、メモリは効果的に与えられたサービスより
も高位のユニットで充電されているであろう（図３Ｂま
たは図４Ｄの場合８の余剰ユニット，図４Ｂに示される
場合８×８＝６４ユニット）。この欠点は特にカードが
リーダーによって吸収されないが識別状態にある、すな
わち使用者が図３Ｂまたは図４Ｂないし図４Ｄに対応す
る中間状態において彼のカードを突然取り出しうる現代
のカードリーダーにおいてより起りやすい。使用者はそ
のとき不当に負担を負うであろう。
【００１３】
【発明の概要】この発明の目的はこの欠点を回避し、カ
ードが順次使用されるとき、前の操作の最後で消去され
ていないであろう下位ランクレベルの消去を確実にする
ことである。
【００１４】この目的を達成するために、この発明は携
帯支持物上に受動”計数ユニットのための集積回路を与
えることである。計数ユニットは対応の数のケースｎ1
…ｎ p を含むデータを計数するためのｐデータ計数メモ
リレベルを含み、書込み動作は、下位ランクレベルのあ
らゆるケースが能動化されるごとに上位ランクレベルの
ケースにおいて行われ、下位レベルのケースがそれから
消去される。回路はさらにｐ計数レベルのｐ−１上位ラ
ンクレベルと同一の（ｐ−１）ゴーストレベルを含み、
ゴーストレベルのアドレス指定論理はこれらのゴースト
レベルのケースが、対応の計数レベルのケースと同時に
書込みフェーズにおいてアドレス指定され、書込みのの
ち、能動化されたばかりのものより低いレベルのケース
と同時に消去フェーズにおいてアドレス指定されるよう
になっている。
【００１５】この発明の実施例に従うと、各メモリレベ
ルに関連した読出しデコーダは書込みフェーズの間、同
時に対応のゴーストレベルのアドレス指定を能動化しか
つ消去フェーズの間、上位ランクゴーストレベルのアド
レス指定を能動化する。
【００１６】この発明に従う携帯支持物に関連するリー
ダーはゴーストレベルのあらゆるケースのための初期読
出し手段と、ゴーストレベルのケースにおける書込み動
作に応答して、ゴーストレベルのこのケースと、下位ラ
ンクを有するデータ計数レベルのケースとを同時に消去
する手段とを含む。
【００１７】この発明の前述および他の目的，特徴およ
び利点は添付の図面において例示された好ましい実施例
の以下に述べる詳細な説明から明らかになるであろう。
【００１８】
【発明の実施例の詳細な説明】図５Ａないし図５Ｅは図
４Ａないし図４Ｅに関連して上で述べたものと同じ例の
一部分として３つのデータ計数レベルを示す。
【００１９】この発明に従うと、上記データ計数レベル
１０，１１および１２に加えて、計数レベルの上位レベ
ルに対応するゴーストレベルが図１のＥＥＰＲＯＭ内に
設けられる。このように、上で述べた特定的な例におい
ては、３つの８−ビット計数レベル１０，１１および１
２が設けられ、２つの８−ビットゴーストレベル２１お
よび２２が設けられる。より一般的には、もしｎ1 …ｎ
p ケースを各々含むｐ計数レベルがあるなら、各々ｎ2
…ｎp ケースからなるｐ−１ゴーストレベルがあるであ
ろう。
【００２０】レベル１１および１２の一つに１を書込む
間、１は対応のゴーストレベル２１または２２の対応の
ケースに同時に書込まれ、かつ上位ランク計数レベルへ
１の書込みに続く、下位ランクレベルの各消去フェーズ
の間、ゴーストレベルに書込まれた１は同時に消去され
るであろう。
【００２１】図５Ａないし図５Ｅにおいて、レベル１
０，１１および１２の連続状態は図４Ａないし図４Ｅに
おけるこれらのレベルの連続状態と同様である。図５Ａ
の状態において、ゴーストレベル２１および２２のあら
ゆるビットは０に設定される。図５Ｂの状態において、
１がレベル１２の第４ケースに書込まれる時、１はレベ
ル２２の第４ケースに同時に書込まれる。図５Ｃの状態
において、レベル１１が消去される時、レベル２２は同
時に消去される。図５Ｅの状態において１がレベル１１
の最終ケースに書込まれる時、１はレベル２１の最終ケ
ースに同時に書込まれる。図５Ｅの状態において、レベ
ル１０が消去される間、レベル２１はゴーストレベルが
再びカラになるよう同時に消去される。
【００２２】このように、もしリーダーによってメモリ
カード内でなし遂げられた動作が、図５Ｂと図５Ｃまた
は図５Ｄと図５Ｅの間におこる中間ステップの間に突然
中断されるなら、カードがリーダーに順次挿入されると
き、リーダーはゴーストレベル２２または２１に書き込
まれた１を検出し、カード内で新たなデータ計数動作を
行なう前に、図５Ｅに示された状態を得るのに必要な動
作を初期化することができるであろう。述べた方法では
図５Ｃと図５Ｄの状態の間での偶発的な中断を検出する
ことができず、基準レジスタはそのとき空であるが、こ
のようなエラー状態は上に示したように既存の回路によ
って検出されるということに気づくであろう。
【００２３】上に述べたこの発明に従う回路の望ましい
動作を所与のものとすれば、当業者には適切な機能を満
たすよう適合されたデコーディング動作を達成すること
が可能であろう。これ以降、例としてのみ示されるの
は、上位ランクレベルおよび対応の基準レジスタに１を
同時に書込み、それから基準レジスタの消去と、データ
が書込まれたばかりのものより下位のランクを有するレ
ジスタの計数を同時にするための好ましい回路実施例で
ある。
【００２４】図６は計数レベル１０，１１および１２、
および二つの対応ゴーストレベル２１および２２と関連
するデコーディング回路を概略的に示す。この図面にお
いて、Ｙデコーダ２（ＤＥＣ Ｙ）は書込み，読出しま
たは消去（Ｗ，Ｒ，Ｅ）モードを決定するための回路６
に関連するものとして依然概略的に示されている。回路
２および６は図１のブロックの形で示された従来の論理
回路によって制御される。レベル１０，１１および１２
は図１および２においてブロックの形で示された行デコ
ーダＤＥＣ Ｘ３によって与えられるアドレスラインＡ
１０，Ａ１１およびＡ１２によってＸ−アドレス指定可
能である。アドレスラインＡ２１，Ａ２２もまたレベル
２１および２２に対応する行を指定するために設けられ
ている。
【００２５】各アドレスラインＡ１０，Ａ１１およびＡ
１２と各レベル１０，１１および１２との間には論理ブ
ロック３０，３１および３２が各々挿入されておりかつ
各アドレスラインＡ２１およびＡ２２と、各レベル２１
および２２との間には論理ブロック４１および４２がそ
れぞれ挿入されている。論理ブロック３１および４１の
みについて説明し、論理ブロック４１および４２同様、
論理ブロック３０，３１および３２は同じである。
【００２６】論理ブロック３１はブロック６からのＷ／
Ｒ／Ｅ命令の関数として、行１１における書込み，読出
しまたは消去動作を達成すべき２−入力ＡＮＤゲート３
３および３４と、ＯＲゲート３５およびバッファ３６と
を含む。さらに、ブロック６内の状態に対応する、書込
制御ラインＷおよび消去制御ラインＥが設けられる。Ａ
ＮＤゲート３３はラインＥに接続される第１偽入力を有
する。ＡＮＤゲート３３の第２入力はアドレスラインＡ
１１に接続される（このラインＡ１１もまた下位ランク
ブロック３０のＡＮＤゲート３４の第２入力に接続され
る）。ＡＮＤゲート３４の第１入力はラインＥに接続さ
れる。ＡＮＤゲート３４の第２入力は上位ランクレベル
のアドレスラインＡ１２に接続される。ＡＮＤゲート３
３および３４の出力はＯＲゲート３５およびバッファ３
６を介して行１１に与えられる。
【００２７】論理ブロック４１は３つのＡＮＤゲート４
３，４４および４５を含み、それらの出力はＯＲゲート
４６および増幅回路４７を介して行２１に与えられる。
ＡＮＤゲート４３の第一入力はラインＥに接続される。
ＡＮＤゲート４３の第二入力はアドレス入力Ａ１１に接
続される。ＡＮＤゲート４４の第一入力は書込ラインＷ
に接続され、その第二入力はアドレスラインＡ１１に接
続される。ＡＮＤゲート４５の第一入力はアドレスライ
ンＡ２１に接続され、ＡＮＤゲート４５の第二および第
三入力は各々、書込ラインＷおよび消去ラインＥに接続
された偽入力である。
【００２８】これらの論理回路は以下のように動作す
る。ゴーストレベル２１および２２はアドレス信号を各
々アドレスラインＡ２１およびＡ２２に与えることによ
り、またもちろん列デコーダ２を適切に増分することに
よって、その中身を決定するよう選択的にアドレス指定
可能である。レベル２１および２２のこの特定的なアド
レス指定は、書込または消去フェーズが、ＡＮＤゲート
４５の書込および消去ラインに接続された２つの偽入力
のために達成されないときのみ可能である。
【００２９】しかしながら、書込フェーズの間および行
１１がアドレスＡ１１によって指定されたときは，一
方，行１１はＡＮＤゲート３３によってアドレスＡ１１
によって指定され、一方行２１はアドレスＡ１１および
書込ラインＷによって能動化されるＡＮＤゲート４４に
よってアドレス指定される。このように、１は行１１お
よび２１における同じＹ位置に同時に書込まれる。
【００３０】それから図５Ｂのものに対応する状態が得
られる。もし中断が起こるなら、アドレスラインＡ２１
の動作のために、レベル２１の読出中にリーダーに再び
カードが挿入される時この状態が検出されるであろう。
【００３１】もし中断が起こらなかった場合は、アドレ
スＡ１１は選択されたままであり、書込ラインＷはロー
に設定されかつ消去ラインＥはハイに設定され、一方全
列はＹデコーダ２および論理回路６によって消去される
ように選択される。それから、レベル３１のＡＮＤゲー
ト３３は消去信号の発生によって不能化され、一方レベ
ル３０のＡＮＤゲート３４はアドレス信号Ａ１１および
消去信号Ｅによって能動化される。このように、行１０
のあらゆる列は同時に消去される。同時に、ラインＡ１
１およびＥ上の高レベル信号は論理回路４１のＡＮＤゲ
ート４３を能動化し、かつ行２１の全ケースもまた消去
されるために選択される。
【００３２】当業者には明らかなように、上で開示した
この発明の実施例、特に様々なレベルのケースの数およ
びレベルの数に関して、様々な修正が加えられ得る。一
方、上記実施例においては、有効性は状態１または状態
０によって示されている。ハイ状態およびロー状態が反
転する首尾一貫したシステムを得ることが可能であるの
は当業者には明らかである。さらに、この発明を理解す
るのに役立つ、メモリカードおよびリーダーの部分につ
いてのみ述べた。カードは他の従来の特徴を含むことは
明白である。たとえばメモリは、たとえば重ね書きを避
けるために消去不能な識別領域および様々な保護回路を
含み、これらの保護回路はこの発明を実現するために変
更可能である。
【図面の簡単な説明】
【図１】この発明の応用分野を説明する図である。
【図２】この発明の応用分野を説明する図である。
【図３】ＡないしＣはこの発明の応用分野を説明する図
である。
【図４】ＡないしＥはこの発明の応用分野を説明する図
である。
【図５】ＡないしＥは好ましい例の場合の、この発明に
したがう装置によって実現されるプロセスを示す図であ
る。
【図６】この発明の好ましい実施例をより詳細に示す図
である。
【符合の説明】
１ 論理アレイ ２ 列デコーダ ３ 行デコーダ ４ ＥＥＰＲＯＭ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591095720 エスジェーエス−トムソン ミクロエレク トロニクス ソシエテ アノニム ＳＧＳ−ＴＨＯＭＳＯＮ ＭＩＣＲＯＥＬ ＥＣＴＲＯＮＩＣＳ ＳＯＣＩＥＴＥ Ａ ＮＯＮＹＭＥ フランス国 94250 ジャンティイ アヴ ニュガリエニ ７ (72)発明者 エイック・デプレ フランス国、14000 カーン、リュ・ガリ エニ、52 (72)発明者 ローラン・スールジャン フランス国、13100 エクス・アン・プロ バンス、シュマン・ベルベデール、10、レ ジダンス・レ・オー・ド・サン−アンドレ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 携帯用支持物のための受動ユニット計数
    集積回路であって、 対応の数のメモリケースｎ1 …ｎp を含むデータ（１
    ０，１１，１２）を計数するためのｐメモリレベルを含
    み、書込動作は、下位ランクレベルのすべてのケースが
    能動化されるごとに上位ランクレベルのケースにおいて
    行なわれ、前記下位レベルケースはそれから不能化さ
    れ、 ｐ計数レベルのｐ−１上位ランクレベルと同一な（ｐ−
    １）ゴーストレベル（２１，２２）とを含み、ゴースト
    レベルのアドレス指定論理は、前記ゴーストレベルのケ
    ースが、対応の計数レベルのケースと同時に書込フェー
    ズにおいてアドレス指定され、書込フェーズの後は、能
    動化されたばかりのものより低いランクのレベルのケー
    スと同時に消去フェーズにおいてアドレス指定される、
    受動ユニット計数集積回路。
  2. 【請求項２】 各メモリレベルに関連し、書込フェーズ
    の間、同じランクのゴーストレベルを同時にアドレス指
    定するための読出デコーダを含む、請求項１に記載の回
    路。
  3. 【請求項３】 各メモリレベルに関連し、消去フェーズ
    の間、上位ランクゴーストレベルを同時にアドレス指定
    するための読出デコーダを含む、請求項１に記載の回
    路。
  4. 【請求項４】 請求項１に記載の集積回路を含む携帯用
    支持物に関連するリーダーであって、 ゴーストレベルのメモリケースのすべてを初めに読出す
    ための手段と、 ゴーストレベルのケースの書込動作に応答して、ゴース
    トレベルの前記ケースとデータ計数レベルの下位ランク
    レベルのケースとを同時に消去するための手段とを含む
    リーダー。
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