JPH0845290A - メモリ集積回路およびそのメモリセルのプログラム方法 - Google Patents
メモリ集積回路およびそのメモリセルのプログラム方法Info
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- JPH0845290A JPH0845290A JP8668595A JP8668595A JPH0845290A JP H0845290 A JPH0845290 A JP H0845290A JP 8668595 A JP8668595 A JP 8668595A JP 8668595 A JP8668595 A JP 8668595A JP H0845290 A JPH0845290 A JP H0845290A
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- programmed
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 集積メモリ回路のプログラムを低消費電流で
実行する。 【構成】 プログラムする方法は、プログラムモード決
定回路を用いて入力データパターンのビットの数に従っ
てメモリセルをプログラムするためのプログラムモード
を与えるステップと、プログラムモードに従ってメモリ
セルをプログラムするステップとを含む。プログラムモ
ード決定回路は、各ブロックにおいてプログラムされる
必要のあるメモリセルの総数を決定するための回路と、
メモリセル決定回路に動作できるように結合され、ブロ
ックにおいてプログラムされる必要のあるメモリセルの
総数が、０よりも大きいがしきい値数Ｎよりも小さいか
または等しい場合、しきい値数Ｎよりも大きい場合、お
よび０に等しい場合にそれぞれ、第１のプログラムモー
ド制御信号、複数の第２のプログラムモード制御信号、
および第３のプログラムモード制御信号を与えるための
制御回路とを含む。
実行する。 【構成】 プログラムする方法は、プログラムモード決
定回路を用いて入力データパターンのビットの数に従っ
てメモリセルをプログラムするためのプログラムモード
を与えるステップと、プログラムモードに従ってメモリ
セルをプログラムするステップとを含む。プログラムモ
ード決定回路は、各ブロックにおいてプログラムされる
必要のあるメモリセルの総数を決定するための回路と、
メモリセル決定回路に動作できるように結合され、ブロ
ックにおいてプログラムされる必要のあるメモリセルの
総数が、０よりも大きいがしきい値数Ｎよりも小さいか
または等しい場合、しきい値数Ｎよりも大きい場合、お
よび０に等しい場合にそれぞれ、第１のプログラムモー
ド制御信号、複数の第２のプログラムモード制御信号、
および第３のプログラムモード制御信号を与えるための
制御回路とを含む。
Description
【０００１】
【発明の分野】この発明は一般的に、電気的に書換可能
なメモリデバイスに関し、より特定的にはフラッシュＥ
ＰＲＯＭをプログラムするための方法および装置に関す
る。
なメモリデバイスに関し、より特定的にはフラッシュＥ
ＰＲＯＭをプログラムするための方法および装置に関す
る。
【０００２】
【発明の背景】フラッシュＥＰＲＯＭ（書換・消去可能
な読出専用メモリ）は、ますます成長している不揮発性
記憶集積回路である。これらフラッシュＥＰＲＯＭは、
電気的に消去、プログラムまたは読出可能な集積メモリ
セルを有する。アレイ全体は同時に電気的に消去でき
る。フラッシュＥＰＲＯＭはまた、ランダムに読出また
は書込可能である。
な読出専用メモリ）は、ますます成長している不揮発性
記憶集積回路である。これらフラッシュＥＰＲＯＭは、
電気的に消去、プログラムまたは読出可能な集積メモリ
セルを有する。アレイ全体は同時に電気的に消去でき
る。フラッシュＥＰＲＯＭはまた、ランダムに読出また
は書込可能である。
【０００３】セルそのものは１つのセルにつき１個の素
子のみを用い、フローティングゲートの充電または放電
によりデータがセル内に記憶される、いわゆるフローテ
ィングゲート型トランジスタを用いて形成される。フロ
ーティングゲートは、典型的にはポリシリコンから製造
される導電性物質であり、酸化物の薄い層またはその他
の絶縁物質によりトランジスタのチャネルから絶縁さ
れ、絶縁物質の第２の層によりトランジスタの制御ゲー
トワードラインから絶縁される。
子のみを用い、フローティングゲートの充電または放電
によりデータがセル内に記憶される、いわゆるフローテ
ィングゲート型トランジスタを用いて形成される。フロ
ーティングゲートは、典型的にはポリシリコンから製造
される導電性物質であり、酸化物の薄い層またはその他
の絶縁物質によりトランジスタのチャネルから絶縁さ
れ、絶縁物質の第２の層によりトランジスタの制御ゲー
トワードラインから絶縁される。
【０００４】フローティングゲートに充電する動作は、
フラッシュＥＰＲＯＭに対する“プログラム”ステップ
と称される。このことは、ゲートとソースの間に１２ボ
ルト程度の正の高電圧、ドレインとソースの間にたとえ
ば６ボルトの正電圧を確立することにより、いわゆるホ
ット・エレクトロン注入を通して達成される。ドレイン
ポンプは、メモリセルをプログラムするのに必要な電流
を供給する。
フラッシュＥＰＲＯＭに対する“プログラム”ステップ
と称される。このことは、ゲートとソースの間に１２ボ
ルト程度の正の高電圧、ドレインとソースの間にたとえ
ば６ボルトの正電圧を確立することにより、いわゆるホ
ット・エレクトロン注入を通して達成される。ドレイン
ポンプは、メモリセルをプログラムするのに必要な電流
を供給する。
【０００５】フローティングゲートを放電する動作は、
フラッシュＥＰＲＯＭに対する“消去”機能と呼ばれ
る。この消去機能は典型的に、フローティングゲートと
トランジスタのソースとの間（ソース消去）、またはフ
ローティングゲートと基板との間（チャネル消去）の、
ファウラ−ノルドハイム型トンネリングメカニズムによ
り実行される。たとえば、ソース消去動作は、ソースか
らゲートへの大きな正電圧を確立し、一方それぞれのメ
モリセルのドレインをフローティング状態とすることに
より引起こされる。この正電圧は１２ボルトであっても
よい。
フラッシュＥＰＲＯＭに対する“消去”機能と呼ばれ
る。この消去機能は典型的に、フローティングゲートと
トランジスタのソースとの間（ソース消去）、またはフ
ローティングゲートと基板との間（チャネル消去）の、
ファウラ−ノルドハイム型トンネリングメカニズムによ
り実行される。たとえば、ソース消去動作は、ソースか
らゲートへの大きな正電圧を確立し、一方それぞれのメ
モリセルのドレインをフローティング状態とすることに
より引起こされる。この正電圧は１２ボルトであっても
よい。
【０００６】フラッシュＥＰＲＯＭセルをプログラムす
る従来の方法が直面する問題は、高密度のフラッシュＥ
ＰＲＯＭメモリデバイスをプログラムするには大量の電
流が必要とされることである。典型的なフラッシュＥＰ
ＲＯＭメモリデバイスは、１バイトが８ビットの、１２
８０００（１２８Ｋ）バイトとして構成された１００万
ビット（メガビットまたはＭビット）のメモリセルを有
する。典型的には、８ビットすべてが同時にプログラム
される。集積回路に供給される電圧が１２ボルトであれ
ば、メモリセルをプログラムするのに必要な電流として
は十分であろう。パーソナルコンピュータ産業がサイズ
縮小および移動計算の方向へ進むにつれ、ノートブック
およびサブノートブックコンピュータアプリケーション
が大きく普及してきている。これらアプリケーションに
おいては、バッテリが典型的にノートブックおよびサブ
ノートブックコンピュータに電力を供給するために用い
られるため、電力消費が重要な問題である。より小さな
電源電圧を用いる集積回路は、消費する電力が少ないこ
とは既知である。したがって、これらのアプリケーショ
ンに利用される集積回路の多くは、より小さな電源電圧
で機能するように設計される。ゆえに、以前用いられて
いた１２ボルトよりも小さな電源電圧を有するメモリデ
バイスへの需要が高まっている。現在、電源電圧は５ボ
ルトまで低減され、近い将来はさらに３．３ボルトに低
減されることが予測されている。電源電圧が５ボルトま
たはそれよりも小さければ、ドレインポンプは、電源電
圧をポンプアップして、８ビットものメモリセルを同時
にプログラムするに十分な電流を発生することが必要で
ある。さらに、マイクロプロセッサ技術が向上するにつ
れ、より高密度のフラッシュＥＰＲＯＭメモリデバイス
が必要とされる。産業界の需要は、各ワードが１６ビッ
トの２５６Ｋワードで構成される４Ｍビット、および各
ワードが１６ビットの１００万ワードとして構成される
１６Ｍビットの記憶容量を有するフラッシュＥＰＲＯＭ
を要求している。これらのフラッシュＥＰＲＯＭでは、
１６ビットのメモリセルは同時にプログラムされねばな
らないかもしれず、以前のデバイスにおいて８ビットの
メモリセルのみを同時にプログラムする場合と比較し
て、必要な電流は倍加する。電流容量を増大させるため
に、ドレインポンプの数を倍加するかまたは既存のドレ
インポンプのサイズを増大することにより、４Ｍビット
または１６Ｍビットデバイスへより多くの電流を送る問
題を解決するための試みが行なわれている。
る従来の方法が直面する問題は、高密度のフラッシュＥ
ＰＲＯＭメモリデバイスをプログラムするには大量の電
流が必要とされることである。典型的なフラッシュＥＰ
ＲＯＭメモリデバイスは、１バイトが８ビットの、１２
８０００（１２８Ｋ）バイトとして構成された１００万
ビット（メガビットまたはＭビット）のメモリセルを有
する。典型的には、８ビットすべてが同時にプログラム
される。集積回路に供給される電圧が１２ボルトであれ
ば、メモリセルをプログラムするのに必要な電流として
は十分であろう。パーソナルコンピュータ産業がサイズ
縮小および移動計算の方向へ進むにつれ、ノートブック
およびサブノートブックコンピュータアプリケーション
が大きく普及してきている。これらアプリケーションに
おいては、バッテリが典型的にノートブックおよびサブ
ノートブックコンピュータに電力を供給するために用い
られるため、電力消費が重要な問題である。より小さな
電源電圧を用いる集積回路は、消費する電力が少ないこ
とは既知である。したがって、これらのアプリケーショ
ンに利用される集積回路の多くは、より小さな電源電圧
で機能するように設計される。ゆえに、以前用いられて
いた１２ボルトよりも小さな電源電圧を有するメモリデ
バイスへの需要が高まっている。現在、電源電圧は５ボ
ルトまで低減され、近い将来はさらに３．３ボルトに低
減されることが予測されている。電源電圧が５ボルトま
たはそれよりも小さければ、ドレインポンプは、電源電
圧をポンプアップして、８ビットものメモリセルを同時
にプログラムするに十分な電流を発生することが必要で
ある。さらに、マイクロプロセッサ技術が向上するにつ
れ、より高密度のフラッシュＥＰＲＯＭメモリデバイス
が必要とされる。産業界の需要は、各ワードが１６ビッ
トの２５６Ｋワードで構成される４Ｍビット、および各
ワードが１６ビットの１００万ワードとして構成される
１６Ｍビットの記憶容量を有するフラッシュＥＰＲＯＭ
を要求している。これらのフラッシュＥＰＲＯＭでは、
１６ビットのメモリセルは同時にプログラムされねばな
らないかもしれず、以前のデバイスにおいて８ビットの
メモリセルのみを同時にプログラムする場合と比較し
て、必要な電流は倍加する。電流容量を増大させるため
に、ドレインポンプの数を倍加するかまたは既存のドレ
インポンプのサイズを増大することにより、４Ｍビット
または１６Ｍビットデバイスへより多くの電流を送る問
題を解決するための試みが行なわれている。
【０００７】より多くのドレインポンプを用いるかまた
はドレインポンプの電流容量を増大することにより、４
Ｍビットまたは１６Ｍビットメモリデバイスに十分な電
流を供給できるであろうが、集積回路の設計に複雑さが
増すことは望ましくない。加えて、ドレインポンプの数
を増加することまたはドレインポンプのサイズを増大さ
せることにより、フラッシュＥＰＲＯＭが乗る集積回路
の全体のサイズが増大する。さらに、より高密度のフラ
ッシュＥＰＲＯＭメモリデバイスへの需要が増すにつ
れ、プログラムされるビット数が引き続き増加するであ
ろうことが予測され、こうした高密度のデバイスに必要
な電流を供給するよりよい方法が必須である。したがっ
て、集積回路の設計の複雑さおよびサイズを増大させる
といった望ましくない方法をとらずに、高密度のフラッ
シュＥＰＲＯＭメモリデバイスを低電源電圧でプログラ
ムするための方法および装置を有することが必要であ
る。この発明は、こういった必要に応えるものである。
はドレインポンプの電流容量を増大することにより、４
Ｍビットまたは１６Ｍビットメモリデバイスに十分な電
流を供給できるであろうが、集積回路の設計に複雑さが
増すことは望ましくない。加えて、ドレインポンプの数
を増加することまたはドレインポンプのサイズを増大さ
せることにより、フラッシュＥＰＲＯＭが乗る集積回路
の全体のサイズが増大する。さらに、より高密度のフラ
ッシュＥＰＲＯＭメモリデバイスへの需要が増すにつ
れ、プログラムされるビット数が引き続き増加するであ
ろうことが予測され、こうした高密度のデバイスに必要
な電流を供給するよりよい方法が必須である。したがっ
て、集積回路の設計の複雑さおよびサイズを増大させる
といった望ましくない方法をとらずに、高密度のフラッ
シュＥＰＲＯＭメモリデバイスを低電源電圧でプログラ
ムするための方法および装置を有することが必要であ
る。この発明は、こういった必要に応えるものである。
【０００８】
【発明の概要】したがって、この発明の包括的な局面
は、プログラムされる必要のあるメモリセルの数が増加
したとき、集積回路のサイズを不必要に増大させること
なく、入力データパターンに応答して集積回路上に形成
された複数のメモリセルをプログラムするための方法を
提供することである。この発明の他の局面は、プログラ
ムされる必要のあるメモリセルの数が増加したとき、プ
ログラムの間電流を供給するために用いられるドレイン
ポンプの数またはサイズを不必要に増大させることな
く、集積回路上に形成された複数のメモリセルをプログ
ラムする方法を提供することである。
は、プログラムされる必要のあるメモリセルの数が増加
したとき、集積回路のサイズを不必要に増大させること
なく、入力データパターンに応答して集積回路上に形成
された複数のメモリセルをプログラムするための方法を
提供することである。この発明の他の局面は、プログラ
ムされる必要のあるメモリセルの数が増加したとき、プ
ログラムの間電流を供給するために用いられるドレイン
ポンプの数またはサイズを不必要に増大させることな
く、集積回路上に形成された複数のメモリセルをプログ
ラムする方法を提供することである。
【０００９】この発明のさらに他の局面は、プログラム
される必要のあるメモリセルの数が増加したとき、集積
回路のサイズを不必要に増大させることなく、入力デー
タパターンに応答して集積回路上に形成された複数のメ
モリセルをプログラムすることを可能にする、集積メモ
リ回路を提供することである。この発明のさらに他の局
面は、プログラムされる必要のあるメモリセルの数が増
加したとき、プログラムの間電流を供給するために用い
られるドレインポンプの数またはサイズを不必要に増大
させることなく、入力データパターンに応答して集積回
路上に形成された複数のメモリセルをプログラムするこ
とを可能にする、集積メモリ回路を提供することであ
る。
される必要のあるメモリセルの数が増加したとき、集積
回路のサイズを不必要に増大させることなく、入力デー
タパターンに応答して集積回路上に形成された複数のメ
モリセルをプログラムすることを可能にする、集積メモ
リ回路を提供することである。この発明のさらに他の局
面は、プログラムされる必要のあるメモリセルの数が増
加したとき、プログラムの間電流を供給するために用い
られるドレインポンプの数またはサイズを不必要に増大
させることなく、入力データパターンに応答して集積回
路上に形成された複数のメモリセルをプログラムするこ
とを可能にする、集積メモリ回路を提供することであ
る。
【００１０】これらの目的および局面に従い、この発明
は、複数ビットの情報を有する入力データパターンに応
答し、複数のメモリセルをプログラムするための方法を
提供することに関する。各ビットは第１の論理レベルま
たは第２の論理レベルのいずれかであり、各メモリセル
は１ビットの情報を記憶するために用いられる。この方
法は、入力データパターンのビットの数に従ってメモリ
セルをプログラムするためのプログラムモードを提供す
るステップと、次にそのプログラムモードに従ってメモ
リセルをプログラムするステップとを含む。
は、複数ビットの情報を有する入力データパターンに応
答し、複数のメモリセルをプログラムするための方法を
提供することに関する。各ビットは第１の論理レベルま
たは第２の論理レベルのいずれかであり、各メモリセル
は１ビットの情報を記憶するために用いられる。この方
法は、入力データパターンのビットの数に従ってメモリ
セルをプログラムするためのプログラムモードを提供す
るステップと、次にそのプログラムモードに従ってメモ
リセルをプログラムするステップとを含む。
【００１１】プログラムモードを提供するステップは、
プログラムされる必要のあるメモリセルの総数を決定す
るステップと、もしプログラムされる必要のあるメモリ
セルの総数が０よりも大きいがしきい値数Ｎよりも小さ
いかまたは等しければ第１のプログラムモード制御信号
を与え、もしプログラムされる必要のあるメモリセルの
総数がしきい値数Ｎよりも大きければ第２のプログラム
モード制御信号を与え、もしプログラムされる必要のあ
るメモリセルの総数が０に等しければ第３のプログラム
モード制御信号を与えるステップとを含む。
プログラムされる必要のあるメモリセルの総数を決定す
るステップと、もしプログラムされる必要のあるメモリ
セルの総数が０よりも大きいがしきい値数Ｎよりも小さ
いかまたは等しければ第１のプログラムモード制御信号
を与え、もしプログラムされる必要のあるメモリセルの
総数がしきい値数Ｎよりも大きければ第２のプログラム
モード制御信号を与え、もしプログラムされる必要のあ
るメモリセルの総数が０に等しければ第３のプログラム
モード制御信号を与えるステップとを含む。
【００１２】プログラムされる必要のあるメモリセルの
総数を決定するステップは、入力データパターンの各ビ
ットの論理レベルを、メモリセルに記憶された対応する
各ビットの論理レベルと比較するステップと、プログラ
ムされる必要のあるメモリセルの総数を、第１の論理レ
ベルにある入力データパターンのビットの数の総和を求
めることにより計算するステップとを含む。
総数を決定するステップは、入力データパターンの各ビ
ットの論理レベルを、メモリセルに記憶された対応する
各ビットの論理レベルと比較するステップと、プログラ
ムされる必要のあるメモリセルの総数を、第１の論理レ
ベルにある入力データパターンのビットの数の総和を求
めることにより計算するステップとを含む。
【００１３】この発明はまた、複数ビットの情報を有す
る入力データパターンに応答する集積メモリ回路を提供
することに関する。各ビットは第１の論理レベルかまた
は第２の論理レベルである。集積メモリ回路は複数のメ
モリセルを有し、メモリセルの各々は１ビットの情報を
記憶するために用いられる。集積メモリ回路は、入力デ
ータパターンのビットの数に従ってメモリセルをプログ
ラムするためのプログラムモードを決定するためのプロ
グラムモード決定回路と、プログラムモード決定回路に
作動的に結合され、プログラムモードに従ってメモリセ
ルをプログラムするためのプログラム回路とを含む。
る入力データパターンに応答する集積メモリ回路を提供
することに関する。各ビットは第１の論理レベルかまた
は第２の論理レベルである。集積メモリ回路は複数のメ
モリセルを有し、メモリセルの各々は１ビットの情報を
記憶するために用いられる。集積メモリ回路は、入力デ
ータパターンのビットの数に従ってメモリセルをプログ
ラムするためのプログラムモードを決定するためのプロ
グラムモード決定回路と、プログラムモード決定回路に
作動的に結合され、プログラムモードに従ってメモリセ
ルをプログラムするためのプログラム回路とを含む。
【００１４】プログラムモード決定回路は、プログラム
される必要のあるメモリセルの総数を決定するためのメ
モリセル決定回路と、もしプログラムされる必要のある
メモリセルの総数が０よりも大きいがしきい値数Ｎより
も小さいかまたは等しければ第１のプログラムモード制
御信号を与え、もしプログラムされる必要のあるメモリ
セルの総数がしきい値数Ｎよりも大きければ第２のプロ
グラムモード制御信号を与え、もしプログラムされる必
要のあるメモリセルの総数が０に等しければ第３のプロ
グラムモード制御信号を与えるための、制御回路とを含
む。
される必要のあるメモリセルの総数を決定するためのメ
モリセル決定回路と、もしプログラムされる必要のある
メモリセルの総数が０よりも大きいがしきい値数Ｎより
も小さいかまたは等しければ第１のプログラムモード制
御信号を与え、もしプログラムされる必要のあるメモリ
セルの総数がしきい値数Ｎよりも大きければ第２のプロ
グラムモード制御信号を与え、もしプログラムされる必
要のあるメモリセルの総数が０に等しければ第３のプロ
グラムモード制御信号を与えるための、制御回路とを含
む。
【００１５】このプログラム方法または回路設計によ
り、高密度の集積メモリ回路は、集積回路上に形成され
たドレインポンプの数および／またはサイズを増大させ
る必要がなく、したがって集積回路のサイズを最小に維
持して、効率的にプログラムすることができる。この方
法またはシステムにより、追加されるハードウェア量は
最小であり、メモリ回路のプログラム時間には容易に影
響しない。
り、高密度の集積メモリ回路は、集積回路上に形成され
たドレインポンプの数および／またはサイズを増大させ
る必要がなく、したがって集積回路のサイズを最小に維
持して、効率的にプログラムすることができる。この方
法またはシステムにより、追加されるハードウェア量は
最小であり、メモリ回路のプログラム時間には容易に影
響しない。
【００１６】
【詳細な説明】この発明は、集積回路上に形成されたド
レインポンプの数またはサイズを不適当にも増大させる
ことなく、高密度のメモリセルをプログラムするための
方法および集積メモリ回路に関する。以下の説明は、特
定のアプリケーションおよびその要求の文脈において与
えられるように、当業者がこの発明を実現および利用で
きるように提示されるものである。好ましい実施例に対
する様々な修正は、当業者には容易に明らかになるであ
ろうし、またこの実施例に伴う一般的な原則は、その他
の実施例に応用してもよい。したがって、この発明は示
された実施例に限定することを意図するものでなく、こ
の明細書中で開示された原則および新規の特徴に一致す
る範囲を与えられるものである。
レインポンプの数またはサイズを不適当にも増大させる
ことなく、高密度のメモリセルをプログラムするための
方法および集積メモリ回路に関する。以下の説明は、特
定のアプリケーションおよびその要求の文脈において与
えられるように、当業者がこの発明を実現および利用で
きるように提示されるものである。好ましい実施例に対
する様々な修正は、当業者には容易に明らかになるであ
ろうし、またこの実施例に伴う一般的な原則は、その他
の実施例に応用してもよい。したがって、この発明は示
された実施例に限定することを意図するものでなく、こ
の明細書中で開示された原則および新規の特徴に一致す
る範囲を与えられるものである。
【００１７】図１は、この発明に従って構成された集積
メモリ回路１００を図示する。集積メモリ回路１００
は、１６ビットの情報を有する入力データパターンＤＱ
n （ＤＱ0 ないしＤＱ15）に応答する。各ビットは第１
の論理レベルまたは第２の論理レベルである。図示のた
めに、第１の論理レベルは論理０と仮定され、第２の論
理レベルは論理１と仮定される。入力データパターンＤ
Ｑn は、０番目から７番目のビットを表わす下位バイト
ＤＱna（ＤＱ0aないしＤＱ7a）、および８番目から１５
番目のビットを表わす上位バイトＤＱnb（ＤＱ8bないし
ＤＱ15b ）の、２つのバイトに分離される。集積メモリ
回路１００は、プログラム可能なメモリセルのマトリッ
クスを含む。各メモリセルは１ビットの情報を記憶する
ために用いられる。メモリセルのマトリックスは複数の
ブロックで構成され、各ブロックは２つのグループのメ
モリセルを含み、各グループは８つのメモリセルを含
む。１ワードが１６ビットの２５６Ｋワードとして構成
された４ＭビットのフラッシュＥＰＲＯＭの場合、各ワ
ードは１つのブロックに相当し、すなわち２５６Ｋブロ
ックとなる。各ブロックはさらに、１グループが８ビッ
トである２つのグループに分割される。各ビットは１つ
のメモリセルにより表わされる。図示のため、図１では
１メモリセルブロック１１０のみを示す。メモリセルブ
ロック１１０は、２つのグループのメモリセル１１０ａ
および１１０ｂを含む。メモリセルグループ１１０ａお
よび１１０ｂは各々８つのメモリセルを含む。
メモリ回路１００を図示する。集積メモリ回路１００
は、１６ビットの情報を有する入力データパターンＤＱ
n （ＤＱ0 ないしＤＱ15）に応答する。各ビットは第１
の論理レベルまたは第２の論理レベルである。図示のた
めに、第１の論理レベルは論理０と仮定され、第２の論
理レベルは論理１と仮定される。入力データパターンＤ
Ｑn は、０番目から７番目のビットを表わす下位バイト
ＤＱna（ＤＱ0aないしＤＱ7a）、および８番目から１５
番目のビットを表わす上位バイトＤＱnb（ＤＱ8bないし
ＤＱ15b ）の、２つのバイトに分離される。集積メモリ
回路１００は、プログラム可能なメモリセルのマトリッ
クスを含む。各メモリセルは１ビットの情報を記憶する
ために用いられる。メモリセルのマトリックスは複数の
ブロックで構成され、各ブロックは２つのグループのメ
モリセルを含み、各グループは８つのメモリセルを含
む。１ワードが１６ビットの２５６Ｋワードとして構成
された４ＭビットのフラッシュＥＰＲＯＭの場合、各ワ
ードは１つのブロックに相当し、すなわち２５６Ｋブロ
ックとなる。各ブロックはさらに、１グループが８ビッ
トである２つのグループに分割される。各ビットは１つ
のメモリセルにより表わされる。図示のため、図１では
１メモリセルブロック１１０のみを示す。メモリセルブ
ロック１１０は、２つのグループのメモリセル１１０ａ
および１１０ｂを含む。メモリセルグループ１１０ａお
よび１１０ｂは各々８つのメモリセルを含む。
【００１８】この実施例の目的に対し、メモリセルが消
去されるとき、論理１であろう。メモリセルがプログラ
ムされるときは、論理０であろう。
去されるとき、論理１であろう。メモリセルがプログラ
ムされるときは、論理０であろう。
【００１９】集積メモリ回路１００はさらに、入力デー
タパターンＤＱn のビットの数に従いブロック１１０を
プログラムするためのプログラムモードを決定するため
のプログラムモード決定回路１１２と、プログラムモー
ド決定回路１１２に作動的に結合され、それぞれのプロ
グラムモードに従ってブロック１１０をプログラムする
ためのプログラム回路１１３とを含む。この実施例で
は、プログラムモード決定の目的のために選択された入
力データパターンＤＱn のビットの数は８であり、集積
メモリ回路上にある典型的なドレインポンプがプログラ
ムの間同時に供給することができるメモリセルの数であ
る。
タパターンＤＱn のビットの数に従いブロック１１０を
プログラムするためのプログラムモードを決定するため
のプログラムモード決定回路１１２と、プログラムモー
ド決定回路１１２に作動的に結合され、それぞれのプロ
グラムモードに従ってブロック１１０をプログラムする
ためのプログラム回路１１３とを含む。この実施例で
は、プログラムモード決定の目的のために選択された入
力データパターンＤＱn のビットの数は８であり、集積
メモリ回路上にある典型的なドレインポンプがプログラ
ムの間同時に供給することができるメモリセルの数であ
る。
【００２０】プログラムモード決定回路１１２は、ブロ
ック１１０においてプログラムされる必要のあるメモリ
セルの総数を決定するためのメモリセル決定回路１１４
と、メモリセル決定回路１１４に作動的に結合され、も
しブロック１１０においてプログラムされる必要のある
メモリセルの総数が０よりも大きいが８よりも小さいか
または等しければ第１のプログラムモード制御信号を与
え、もしブロック１１０におけるプログラムされる必要
のあるメモリセルの総数が８よりも大きければ第２のプ
ログラムモード制御信号を与え、もしブロック１１０に
おいてプログラムされる必要のあるメモリセルの総数が
０に等しければ第３のプログラムモード制御信号を与え
るための、制御回路１１６とを含む。
ック１１０においてプログラムされる必要のあるメモリ
セルの総数を決定するためのメモリセル決定回路１１４
と、メモリセル決定回路１１４に作動的に結合され、も
しブロック１１０においてプログラムされる必要のある
メモリセルの総数が０よりも大きいが８よりも小さいか
または等しければ第１のプログラムモード制御信号を与
え、もしブロック１１０におけるプログラムされる必要
のあるメモリセルの総数が８よりも大きければ第２のプ
ログラムモード制御信号を与え、もしブロック１１０に
おいてプログラムされる必要のあるメモリセルの総数が
０に等しければ第３のプログラムモード制御信号を与え
るための、制御回路１１６とを含む。
【００２１】メモリセル決定回路１１４は、第１の比較
回路１１８、第２の比較回路１２０、および総和回路１
２２を含む。
回路１１８、第２の比較回路１２０、および総和回路１
２２を含む。
【００２２】第１の比較回路１１８は、ブロック１１０
にアドレス指定された入力データパターンＤＱn の各ビ
ットの論理レベルを、ブロック１１０における各メモリ
セルの論理レベルと比較するために用いられる。
にアドレス指定された入力データパターンＤＱn の各ビ
ットの論理レベルを、ブロック１１０における各メモリ
セルの論理レベルと比較するために用いられる。
【００２３】第２の比較回路１２０は、入力データパタ
ーンＤＱn の各ビットの論理レベルを、メモリセル１１
０ａおよび１１０ｂに記憶された対応する各ビットの論
理レベルと比較し、修正された入力データパターンＤＩ
Ｍna（ＤＩＭ0aないしＤＩＭ 7a）およびＤＩＭnb（ＤＩ
Ｍ8bないしＤＩＭ15b ）を与えるために用いられる。メ
モリセル１１０ａ（または１１０ｂ）の１ビットおよび
入力データパターンＤＱna（またはＤＱnb）の対応する
ビットが両方とも論理１のとき、修正された入力データ
パターンＤＩＭna（またはＤＩＭnb）の対応するビット
は論理１であろう。このことは、そのビットに対しプロ
グラムは必要ないことを示す。
ーンＤＱn の各ビットの論理レベルを、メモリセル１１
０ａおよび１１０ｂに記憶された対応する各ビットの論
理レベルと比較し、修正された入力データパターンＤＩ
Ｍna（ＤＩＭ0aないしＤＩＭ 7a）およびＤＩＭnb（ＤＩ
Ｍ8bないしＤＩＭ15b ）を与えるために用いられる。メ
モリセル１１０ａ（または１１０ｂ）の１ビットおよび
入力データパターンＤＱna（またはＤＱnb）の対応する
ビットが両方とも論理１のとき、修正された入力データ
パターンＤＩＭna（またはＤＩＭnb）の対応するビット
は論理１であろう。このことは、そのビットに対しプロ
グラムは必要ないことを示す。
【００２４】メモリセル１１０ａ（または１１０ｂ）の
１ビットおよび入力データパターンＤＱna（またはＤＱ
nb）の対応するビットが両方とも論理０のとき、修正さ
れた入力データパターンＤＩＭna（またはＤＩＭnb）の
対応するビットは論理１であろう。このことは再び、そ
のビットに対しプログラムは必要ないことを示す。
１ビットおよび入力データパターンＤＱna（またはＤＱ
nb）の対応するビットが両方とも論理０のとき、修正さ
れた入力データパターンＤＩＭna（またはＤＩＭnb）の
対応するビットは論理１であろう。このことは再び、そ
のビットに対しプログラムは必要ないことを示す。
【００２５】メモリセル１１０ａ（または１１０ｂ）の
１ビットが論理１であり、入力データパターンＤＱ
na（またはＤＱnb）の対応するビットが論理０であると
き、修正された入力データパターンＤＩＭna（またはＤ
ＩＭnb）の対応するビットは論理０であろう。このこと
はそのビットに対しプログラムが必要であることを示
す。
１ビットが論理１であり、入力データパターンＤＱ
na（またはＤＱnb）の対応するビットが論理０であると
き、修正された入力データパターンＤＩＭna（またはＤ
ＩＭnb）の対応するビットは論理０であろう。このこと
はそのビットに対しプログラムが必要であることを示
す。
【００２６】入力データパターンＤＱnaおよびＤＱ
nbは、第２の比較器１２０に与えられる。第２の比較器
１２０はしたがって、データパターンＤＩnaおよびＤＩ
Ｍnaを発生する。ＤＩnaはＤＱnaと等しく、この実施例
では入力データパターンとして示されるだろう。ＤＩＭ
naは、上記のように修正された入力データパターンであ
る。第２の比較器１２０はまた、データパターンＤＩnb
およびＤＩＭnbを与える。同様に、ＤＩnbはＤＱnbと等
しく、この実施例では入力データパターンとして表わさ
れる。ＤＩＭnbは、上記のように修正された入力データ
パターンである。ＤＩnaは、ライン１２４ａを通して第
１の比較回路１１８に結合される。ＤＩnaまたはＤＩＭ
naは、第２の比較器１２０内の選択スイッチ１２６ａを
介してライン１２８ａにより総和回路１２２に選択的に
結合される。同様に、ＤＩnbは、ライン１２４ｂを通し
て第１の比較回路１１８に結合され、ＤＩnbまたはＤＩ
Ｍnbはライン１２８ｂ上のスイッチ１２６ｂにより総和
回路１２２に選択的に結合される。
nbは、第２の比較器１２０に与えられる。第２の比較器
１２０はしたがって、データパターンＤＩnaおよびＤＩ
Ｍnaを発生する。ＤＩnaはＤＱnaと等しく、この実施例
では入力データパターンとして示されるだろう。ＤＩＭ
naは、上記のように修正された入力データパターンであ
る。第２の比較器１２０はまた、データパターンＤＩnb
およびＤＩＭnbを与える。同様に、ＤＩnbはＤＱnbと等
しく、この実施例では入力データパターンとして表わさ
れる。ＤＩＭnbは、上記のように修正された入力データ
パターンである。ＤＩnaは、ライン１２４ａを通して第
１の比較回路１１８に結合される。ＤＩnaまたはＤＩＭ
naは、第２の比較器１２０内の選択スイッチ１２６ａを
介してライン１２８ａにより総和回路１２２に選択的に
結合される。同様に、ＤＩnbは、ライン１２４ｂを通し
て第１の比較回路１１８に結合され、ＤＩnbまたはＤＩ
Ｍnbはライン１２８ｂ上のスイッチ１２６ｂにより総和
回路１２２に選択的に結合される。
【００２７】総和回路１２２は、デジタル加算回路また
はアナログ加算回路により実現できる。典型的なデジタ
ル加算回路は、複数のデジタル半加算器およびデジタル
全加算器を含み、入力データパターンＤＩnaおよびＤＩ
nb、または修正された入力データパターンＤＩＭnaおよ
びＤＩＭnbの論理０であるビットの総和を求めることに
より、論理加算を提供する。この実施例では、７つのデ
ジタル半加算器および１９のデジタル全加算器が用いら
れて論理加算を達成する。デジタル加算回路の実現につ
いての議論は、ジョン ウエムラによる、１９９２年
の、「ＣＭＯＳＶＬＳＩに対する回路設計（Circuit De
sign for CMOS VLSI）」と題される本の、３２２ないし
３２８頁において発見されるだろう。
はアナログ加算回路により実現できる。典型的なデジタ
ル加算回路は、複数のデジタル半加算器およびデジタル
全加算器を含み、入力データパターンＤＩnaおよびＤＩ
nb、または修正された入力データパターンＤＩＭnaおよ
びＤＩＭnbの論理０であるビットの総和を求めることに
より、論理加算を提供する。この実施例では、７つのデ
ジタル半加算器および１９のデジタル全加算器が用いら
れて論理加算を達成する。デジタル加算回路の実現につ
いての議論は、ジョン ウエムラによる、１９９２年
の、「ＣＭＯＳＶＬＳＩに対する回路設計（Circuit De
sign for CMOS VLSI）」と題される本の、３２２ないし
３２８頁において発見されるだろう。
【００２８】対照的に、典型的なアナログ加算回路は、
複数のトランジスタを通る電流の総和を求める。
複数のトランジスタを通る電流の総和を求める。
【００２９】この実施例では、ここでのアナログ加算回
路の実現は、デジタル加算回路よりも集積メモリ回路上
で占める領域が小さいことが判っているため、アナログ
加算回路が好ましい。
路の実現は、デジタル加算回路よりも集積メモリ回路上
で占める領域が小さいことが判っているため、アナログ
加算回路が好ましい。
【００３０】総和回路１２２は、プログラムされる必要
のあるメモリセル１１０ａおよび１１０ｂのビットの総
数を、入力データパターンＤＱnaおよびＤＱnb、または
ブロック１１０にアドレス指定された対応する修正され
た入力データパターンＤＩＭ naおよびＤＩＭnbの論理０
のビットの数の総和を選択的に求めることにより計算
し、次に出力信号Ｘ１６ＰＧＭを発生する。Ｘ１６ＰＧ
Ｍ信号は、プログラムされる必要のあるメモリセルの数
が０よりも大きいが８よりも小さいかまたは等しいとき
論理１であり、プログラムされる必要のあるメモリセル
の総数が８よりも大きいとき論理０であろう。信号Ｘ１
６ＰＧＭは、ライン１３０で制御回路１１６に結合す
る。
のあるメモリセル１１０ａおよび１１０ｂのビットの総
数を、入力データパターンＤＱnaおよびＤＱnb、または
ブロック１１０にアドレス指定された対応する修正され
た入力データパターンＤＩＭ naおよびＤＩＭnbの論理０
のビットの数の総和を選択的に求めることにより計算
し、次に出力信号Ｘ１６ＰＧＭを発生する。Ｘ１６ＰＧ
Ｍ信号は、プログラムされる必要のあるメモリセルの数
が０よりも大きいが８よりも小さいかまたは等しいとき
論理１であり、プログラムされる必要のあるメモリセル
の総数が８よりも大きいとき論理０であろう。信号Ｘ１
６ＰＧＭは、ライン１３０で制御回路１１６に結合す
る。
【００３１】第１の比較回路１１８は、信号ＬＢＭＡＴ
ＣＨＰおよびＨＢＭＡＴＣＨＰを、それぞれライン１３
２ａおよび１３２ｂを通して制御回路１１６に出力す
る。制御回路１１６は、信号ＬＢＰＧＭおよび信号ＨＢ
ＰＧＭを、それぞれライン１３４ａおよび１３４ｂを通
して第２の比較回路１２０に与える。制御回路１１６
は、メモリセル１１０ａおよび１１０ｂの内容が入力デ
ータパターンＤＱn の内容と一致するとき、ＭＡＴＣＨ
信号を与える。
ＣＨＰおよびＨＢＭＡＴＣＨＰを、それぞれライン１３
２ａおよび１３２ｂを通して制御回路１１６に出力す
る。制御回路１１６は、信号ＬＢＰＧＭおよび信号ＨＢ
ＰＧＭを、それぞれライン１３４ａおよび１３４ｂを通
して第２の比較回路１２０に与える。制御回路１１６
は、メモリセル１１０ａおよび１１０ｂの内容が入力デ
ータパターンＤＱn の内容と一致するとき、ＭＡＴＣＨ
信号を与える。
【００３２】プログラム回路１１３はドレインポンプ１
３６に結合する。ドレインポンプ１３６は、典型的には
５ボルトである電源ＶＣＣに結合される。メモリセル１
１０ａおよび１１０ｂはそれぞれ、複数のデコーダ１３
８ａおよび１３８ｂに結合する。デコーダ１３８ａおよ
び１３８ｂはそれぞれ、ライン１４０ａおよび１４０ｂ
を介してプログラム回路１１３に結合する。デコーダ１
３８ａは、第１の複数のセンスアンプ１４２ａを通して
メモリセル１１０ａを第１の比較回路１１８に結合す
る。同様に、デコーダ１３８ｂは、第２の複数のセンス
アンプ１４２ｂを通してメモリセル１１０ｂを第１の比
較回路１１８に結合する。センスアンプ１４２ａおよび
１４２ｂはそれぞれ、データパターンＤＳＩnaおよびＤ
ＳＩnbを与える。データパターンＤＳＩnaおよびＤＳＩ
nbはそれぞれ、メモリセル１１０ａおよび１１０ｂの内
容を表わす。データパターンＤＳＩnaおよびＤＳＩnbは
それぞれ、ライン１４４ａおよび１４４ｂで第２の比較
回路１２０に結合されている。
３６に結合する。ドレインポンプ１３６は、典型的には
５ボルトである電源ＶＣＣに結合される。メモリセル１
１０ａおよび１１０ｂはそれぞれ、複数のデコーダ１３
８ａおよび１３８ｂに結合する。デコーダ１３８ａおよ
び１３８ｂはそれぞれ、ライン１４０ａおよび１４０ｂ
を介してプログラム回路１１３に結合する。デコーダ１
３８ａは、第１の複数のセンスアンプ１４２ａを通して
メモリセル１１０ａを第１の比較回路１１８に結合す
る。同様に、デコーダ１３８ｂは、第２の複数のセンス
アンプ１４２ｂを通してメモリセル１１０ｂを第１の比
較回路１１８に結合する。センスアンプ１４２ａおよび
１４２ｂはそれぞれ、データパターンＤＳＩnaおよびＤ
ＳＩnbを与える。データパターンＤＳＩnaおよびＤＳＩ
nbはそれぞれ、メモリセル１１０ａおよび１１０ｂの内
容を表わす。データパターンＤＳＩnaおよびＤＳＩnbは
それぞれ、ライン１４４ａおよび１４４ｂで第２の比較
回路１２０に結合されている。
【００３３】集積メモリ回路１００のプログラムは、３
つの動作、すなわちプログラム前の検証動作、プログラ
ム動作、およびプログラム後の検証動作を含む。プログ
ラム前の検証動作の直前には、メモリセル１１０ａおよ
び１１０ｂは完全に消去されていると仮定される、すな
わちすべて論理１である。
つの動作、すなわちプログラム前の検証動作、プログラ
ム動作、およびプログラム後の検証動作を含む。プログ
ラム前の検証動作の直前には、メモリセル１１０ａおよ
び１１０ｂは完全に消去されていると仮定される、すな
わちすべて論理１である。
【００３４】図２を参照して、図２は総和回路１２２を
実現するために用いられるアナログ加算回路の詳細な回
路図である。総和回路１２２は、差動比較回路の原理を
用いて電流総和を与える。総和回路１２２は、並列に結
合された複数のトランジスタ２１０、２１２、２１４、
２１６、２１８、２２０、２２２、２２４、２２６、２
２８、２３０、２３２、２３４、２３６、２３８および
２４０を含む。複数のトランジスタ２１０、２１２、２
１４、２１６、２１８、２２０、２２２、２２４、２２
６、２２８、２３０、２３２、２３４、２３６、２３８
および２４０のドレイン端子は、ノード２４４およびド
ライバ／バッファ回路２４１に結合される。複数のトラ
ンジスタ２１０、２１２、２１４、２１６、２１８、２
２０、２２２および２２４の各々のゲート端子はそれぞ
れ、入力データパターンＤＩnaまたは修正された入力デ
ータパターンＤＩＭnaのビット０、１、２、３、４、
５、６および７に結合される。同様に、複数のトランジ
スタ２２６、２２８、２３０、２３２、２３４、２３
６、２３８、および２４０の各々のゲート端子はそれぞ
れ、入力データパターンＤＩnbまたは修正された入力デ
ータパターンＤＩＭnbのビット８、９、１０、１１、１
２、１３、１４および１５に結合される。複数のトラン
ジスタ２１０、２１２、２１４、２１６、２１８、２２
０、２２２、２２４、２２６、２２８、２３０、２３
２、２３４、２３６、２３８および２４０の各々のソー
ス端子は、電流源トランジスタ２４７のドレイン端子に
結合される。電流源トランジスタ２４７は、電圧ＶＢＩ
ＡＳに結合されたゲート端子および電源電圧ＶＣＣに結
合されたソース端子を有する。電流源トランジスタ２４
７は、総和回路１２２に対する定電流源として作用す
る。
実現するために用いられるアナログ加算回路の詳細な回
路図である。総和回路１２２は、差動比較回路の原理を
用いて電流総和を与える。総和回路１２２は、並列に結
合された複数のトランジスタ２１０、２１２、２１４、
２１６、２１８、２２０、２２２、２２４、２２６、２
２８、２３０、２３２、２３４、２３６、２３８および
２４０を含む。複数のトランジスタ２１０、２１２、２
１４、２１６、２１８、２２０、２２２、２２４、２２
６、２２８、２３０、２３２、２３４、２３６、２３８
および２４０のドレイン端子は、ノード２４４およびド
ライバ／バッファ回路２４１に結合される。複数のトラ
ンジスタ２１０、２１２、２１４、２１６、２１８、２
２０、２２２および２２４の各々のゲート端子はそれぞ
れ、入力データパターンＤＩnaまたは修正された入力デ
ータパターンＤＩＭnaのビット０、１、２、３、４、
５、６および７に結合される。同様に、複数のトランジ
スタ２２６、２２８、２３０、２３２、２３４、２３
６、２３８、および２４０の各々のゲート端子はそれぞ
れ、入力データパターンＤＩnbまたは修正された入力デ
ータパターンＤＩＭnbのビット８、９、１０、１１、１
２、１３、１４および１５に結合される。複数のトラン
ジスタ２１０、２１２、２１４、２１６、２１８、２２
０、２２２、２２４、２２６、２２８、２３０、２３
２、２３４、２３６、２３８および２４０の各々のソー
ス端子は、電流源トランジスタ２４７のドレイン端子に
結合される。電流源トランジスタ２４７は、電圧ＶＢＩ
ＡＳに結合されたゲート端子および電源電圧ＶＣＣに結
合されたソース端子を有する。電流源トランジスタ２４
７は、総和回路１２２に対する定電流源として作用す
る。
【００３５】複数のトランジスタの各々は、そのゲート
に結合された対応するビットが論理０のとき、導通状態
となって該トランジスタに電流を通す。導通状態とされ
ているトランジスタの総数次第である、複数のトランジ
スタを通る電流の総量はしたがって、点２４４で総和が
とられる。次に、電流の総量による対応する総電圧降下
は、基準電圧発生器２４６により発生される基準電圧Ｖ
１と比較され、出力信号２４８がノード２４４およびド
ライバ／バッファ回路２４１を介して与えられる。この
実施例では、基準電圧Ｖ１は、入力データパターンＤＩ
naおよびＤＩnb（または修正された入力データパターン
ＤＩＭnaおよびＤＩＭnb）の論理０のビットの総数が、
８よりも大きいとき、および８よりも小さいかまたは等
しいとき、それぞれ論理０および論理１となるように選
択される。
に結合された対応するビットが論理０のとき、導通状態
となって該トランジスタに電流を通す。導通状態とされ
ているトランジスタの総数次第である、複数のトランジ
スタを通る電流の総量はしたがって、点２４４で総和が
とられる。次に、電流の総量による対応する総電圧降下
は、基準電圧発生器２４６により発生される基準電圧Ｖ
１と比較され、出力信号２４８がノード２４４およびド
ライバ／バッファ回路２４１を介して与えられる。この
実施例では、基準電圧Ｖ１は、入力データパターンＤＩ
naおよびＤＩnb（または修正された入力データパターン
ＤＩＭnaおよびＤＩＭnb）の論理０のビットの総数が、
８よりも大きいとき、および８よりも小さいかまたは等
しいとき、それぞれ論理０および論理１となるように選
択される。
【００３６】図３を参照して、ここでは図１に示される
集積メモリ回路１００のプログラム前の検証動作が示さ
れる。最初にステップ３１０を介して、プログラムアド
レスおよび入力データパターンＤＱnaおよびＤＱnbが、
第２の比較器１２０に与えられる。ＤＱnaおよびＤＱnb
は、第２の比較回路１２０によりラッチされ、それぞれ
信号ＤＩnaおよびＤＩnbを与える。ステップ３１２を介
して、第１の比較回路１１８は、入力データパターンＤ
ＩnaおよびＤＩnbをそれぞれメモリセル１１０ａおよび
１１０ｂの内容と比較し、次に出力ＬＢＭＡＴＣＨＰ信
号およびＨＢＭＡＴＣＨＰ信号をそれぞれ出力する。Ｌ
ＢＭＡＴＣＨＰは、入力データパターンＤＱnaの対応す
るビットと整合しない少なくとも１つのビットがメモリ
セル１１０ａにあるときはいつでも論理０であり、そう
でなければ、ＬＢＭＡＴＣＨＰは論理１であろう。同様
に、ＨＢＭＡＴＣＨＰは、入力データパターンＤＱnbの
対応するビットに整合しない少なくとも１つのビットが
メモリセル１１０ｂにあるときはいつでも論理０であ
り、そうでなければ、ＨＢＭＡＴＣＨＰは論理１であろ
う。
集積メモリ回路１００のプログラム前の検証動作が示さ
れる。最初にステップ３１０を介して、プログラムアド
レスおよび入力データパターンＤＱnaおよびＤＱnbが、
第２の比較器１２０に与えられる。ＤＱnaおよびＤＱnb
は、第２の比較回路１２０によりラッチされ、それぞれ
信号ＤＩnaおよびＤＩnbを与える。ステップ３１２を介
して、第１の比較回路１１８は、入力データパターンＤ
ＩnaおよびＤＩnbをそれぞれメモリセル１１０ａおよび
１１０ｂの内容と比較し、次に出力ＬＢＭＡＴＣＨＰ信
号およびＨＢＭＡＴＣＨＰ信号をそれぞれ出力する。Ｌ
ＢＭＡＴＣＨＰは、入力データパターンＤＱnaの対応す
るビットと整合しない少なくとも１つのビットがメモリ
セル１１０ａにあるときはいつでも論理０であり、そう
でなければ、ＬＢＭＡＴＣＨＰは論理１であろう。同様
に、ＨＢＭＡＴＣＨＰは、入力データパターンＤＱnbの
対応するビットに整合しない少なくとも１つのビットが
メモリセル１１０ｂにあるときはいつでも論理０であ
り、そうでなければ、ＨＢＭＡＴＣＨＰは論理１であろ
う。
【００３７】次に、ステップ３１４を介して、メモリセ
ル１１０ａおよび１１０ｂの内容が入力データパターン
ＤＱnaおよびＤＱnbの対応するビットに整合するかどう
か決定されねばならない。もしメモリセル１１０ａおよ
び１１０ｂ内のビットの各々が、入力データパターンＤ
ＱnaおよびＤＱnbの対応するビットに整合すれば、信号
ＬＢＭＡＴＣＨＰおよびＨＢＭＡＴＣＨＰは両方とも論
理１であろう。応答して、ステップ３１６を介して、プ
ログラムは必要ないことを示す論理１であるＭＡＴＣＨ
信号が、制御回路１１６により与えられるだろう。ＭＡ
ＴＣＨ信号が論理１のとき、この信号はまた第３のプロ
グラムモード制御信号として知られている。メモリセル
１１０ａまたは１１０ｂの内容が、入力データパターン
ＤＱnaまたはＤＱnbと整合しない場合、ステップ３１８
を介して、プログラムされる必要のあるビットの総数が
決定されねばならない。総和回路は、論理０である入力
データパターンＤＱnaおよびＤＱnbのビットの数の総和
を求め、信号Ｘ１６ＰＧＭを発生する。入力データパタ
ーンＤＱnaまたはＤＱnbのビットが論理０のとき、メモ
リセル１１０ａまたは１１０ｂ内の対応するビットのプ
ログラムが必要とされることを示す、というのもメモリ
セル１１０ａおよび１１０ｂ内のすべてのビットは消去
されている、すなわちプログラム前の検証動作の直前に
はすべて論理１であったと仮定されるからである。
ル１１０ａおよび１１０ｂの内容が入力データパターン
ＤＱnaおよびＤＱnbの対応するビットに整合するかどう
か決定されねばならない。もしメモリセル１１０ａおよ
び１１０ｂ内のビットの各々が、入力データパターンＤ
ＱnaおよびＤＱnbの対応するビットに整合すれば、信号
ＬＢＭＡＴＣＨＰおよびＨＢＭＡＴＣＨＰは両方とも論
理１であろう。応答して、ステップ３１６を介して、プ
ログラムは必要ないことを示す論理１であるＭＡＴＣＨ
信号が、制御回路１１６により与えられるだろう。ＭＡ
ＴＣＨ信号が論理１のとき、この信号はまた第３のプロ
グラムモード制御信号として知られている。メモリセル
１１０ａまたは１１０ｂの内容が、入力データパターン
ＤＱnaまたはＤＱnbと整合しない場合、ステップ３１８
を介して、プログラムされる必要のあるビットの総数が
決定されねばならない。総和回路は、論理０である入力
データパターンＤＱnaおよびＤＱnbのビットの数の総和
を求め、信号Ｘ１６ＰＧＭを発生する。入力データパタ
ーンＤＱnaまたはＤＱnbのビットが論理０のとき、メモ
リセル１１０ａまたは１１０ｂ内の対応するビットのプ
ログラムが必要とされることを示す、というのもメモリ
セル１１０ａおよび１１０ｂ内のすべてのビットは消去
されている、すなわちプログラム前の検証動作の直前に
はすべて論理１であったと仮定されるからである。
【００３８】次に、ステップ３２０を介して、プログラ
ムされる必要があるビットの総数が８よりも大きいかど
うか決定されねばならない。もし論理０であるＸ１６Ｐ
ＧＭにより示されるように、プログラムされる必要のあ
るビットの総数が８よりも大きければ、ステップ３２２
を介して下位バイトまたは２サイクルのプログラムが実
行される。プログラムされる必要のあるビットの総数が
０よりも大きいが８よりも小さいかまたは等しい場合、
ステップ３２４を介してワードのプログラムが実行され
ねばならない。この場合、１サイクルのプログラムを用
いて、上位バイトおよび下位バイトの両方が同時にプロ
グラムされるだろう。
ムされる必要があるビットの総数が８よりも大きいかど
うか決定されねばならない。もし論理０であるＸ１６Ｐ
ＧＭにより示されるように、プログラムされる必要のあ
るビットの総数が８よりも大きければ、ステップ３２２
を介して下位バイトまたは２サイクルのプログラムが実
行される。プログラムされる必要のあるビットの総数が
０よりも大きいが８よりも小さいかまたは等しい場合、
ステップ３２４を介してワードのプログラムが実行され
ねばならない。この場合、１サイクルのプログラムを用
いて、上位バイトおよび下位バイトの両方が同時にプロ
グラムされるだろう。
【００３９】図４を参照して、この図で示されるのは、
先に図１に図示されたこの発明に従う２サイクルまたは
下位バイトのプログラム動作を示すフローチャートであ
る。プログラム前の検証動作により、プログラムされる
必要のあるビットの総数が８よりも大きいことが決定さ
れた後、ステップ４１０を介して、制御信号１１６は、
論理１であるＬＢＰＧＭ信号、および論理０であるＨＢ
ＰＧＭ信号を与えるだろう。次に、ＬＢＰＧＭ信号およ
びＨＢＰＧＭ信号は両方とも、それぞれライン１３４ａ
および１３４ｂを通して第２の比較回路１２０にフィー
ドバックされている。論理１であるＬＢＰＧＭ信号に応
答して、第２の比較回路１２０はプログラム回路１１３
をトリガし、そうしてステップ４１２を介してドレイン
ポンプ１３６をメモリセル１１０ａに結合する。ＨＢＰ
ＧＭ信号が論理０のとき、第２の比較器１２０は、プロ
グラム回路１１３をトリガしてドレインポンプ１３６を
メモリセル１１０ｂに結合することはないだろう。した
がって、メモリセル１１０ａのみがプログラムされるだ
ろう。次にドレインポンプ１３６は一定の時間、たとえ
ば１５マイクロ秒の間作動状態とされ、メモリセル１１
０ａの十分なプログラムを可能にする。プログラムする
ための時間の長さは、ソフトウェアまたはハードウェア
を通して（たとえばタイマを用いて）決定される。次
に、ステップ４１４を介して、プログラムのために設定
された時間が経過した後、ＬＢＰＧＭ信号は論理１から
論理０にスイッチされ、プログラム回路１１３がドレイ
ンポンプ１３６をメモリセル１１０ａから切離すことを
可能にしてプログラムは停止できる。その後、ステップ
４１６を介して、プログラム後の検証動作が実行される
が、このことについては図６でさらに説明される。
先に図１に図示されたこの発明に従う２サイクルまたは
下位バイトのプログラム動作を示すフローチャートであ
る。プログラム前の検証動作により、プログラムされる
必要のあるビットの総数が８よりも大きいことが決定さ
れた後、ステップ４１０を介して、制御信号１１６は、
論理１であるＬＢＰＧＭ信号、および論理０であるＨＢ
ＰＧＭ信号を与えるだろう。次に、ＬＢＰＧＭ信号およ
びＨＢＰＧＭ信号は両方とも、それぞれライン１３４ａ
および１３４ｂを通して第２の比較回路１２０にフィー
ドバックされている。論理１であるＬＢＰＧＭ信号に応
答して、第２の比較回路１２０はプログラム回路１１３
をトリガし、そうしてステップ４１２を介してドレイン
ポンプ１３６をメモリセル１１０ａに結合する。ＨＢＰ
ＧＭ信号が論理０のとき、第２の比較器１２０は、プロ
グラム回路１１３をトリガしてドレインポンプ１３６を
メモリセル１１０ｂに結合することはないだろう。した
がって、メモリセル１１０ａのみがプログラムされるだ
ろう。次にドレインポンプ１３６は一定の時間、たとえ
ば１５マイクロ秒の間作動状態とされ、メモリセル１１
０ａの十分なプログラムを可能にする。プログラムする
ための時間の長さは、ソフトウェアまたはハードウェア
を通して（たとえばタイマを用いて）決定される。次
に、ステップ４１４を介して、プログラムのために設定
された時間が経過した後、ＬＢＰＧＭ信号は論理１から
論理０にスイッチされ、プログラム回路１１３がドレイ
ンポンプ１３６をメモリセル１１０ａから切離すことを
可能にしてプログラムは停止できる。その後、ステップ
４１６を介して、プログラム後の検証動作が実行される
が、このことについては図６でさらに説明される。
【００４０】図５を参照して、１６ビットが同時にプロ
グラムされる、１サイクルまたはワードのプログラムに
対するフローチャートが示される。プログラムされる必
要のあるビットの数が８よりも小さいとき、ドレインポ
ンプ１３６は、すべての１６ビットに同時に結合して必
要な電流を供給することができる、というのもプログラ
ムを必要とするこれらのビット（論理０のビット）のみ
が電流を引抜くからである。この場合、ステップ４４０
を介して、制御信号１１６は、論理１であるＬＢＰＧＭ
およびＨＢＰＧＭ信号を与えるだろう。次に、ステップ
４４２を介して、第２の比較回路１２０はプログラム回
路１１３をトリガしてドレインポンプ１３６をメモリセ
ル１１０ａおよび１１０ｂの両方に結合し、そのためメ
モリセル１１０ａおよび１１０ｂの両方が同時にプログ
ラムされることができる。
グラムされる、１サイクルまたはワードのプログラムに
対するフローチャートが示される。プログラムされる必
要のあるビットの数が８よりも小さいとき、ドレインポ
ンプ１３６は、すべての１６ビットに同時に結合して必
要な電流を供給することができる、というのもプログラ
ムを必要とするこれらのビット（論理０のビット）のみ
が電流を引抜くからである。この場合、ステップ４４０
を介して、制御信号１１６は、論理１であるＬＢＰＧＭ
およびＨＢＰＧＭ信号を与えるだろう。次に、ステップ
４４２を介して、第２の比較回路１２０はプログラム回
路１１３をトリガしてドレインポンプ１３６をメモリセ
ル１１０ａおよび１１０ｂの両方に結合し、そのためメ
モリセル１１０ａおよび１１０ｂの両方が同時にプログ
ラムされることができる。
【００４１】再び、メモリセル１１０ａおよび１１０ｂ
のプログラムが、ソフトウェアまたはハードウェアを通
して（たとえばタイマを用いることにより）決定できる
一定の時間の間続くだろう。所望の時間が経過した後、
ステップ４４４を介し、次にＬＢＰＧＭおよびＨＢＰＧ
Ｍ信号が論理０にリセットされ、プログラム回路１１３
がドレインポンプ１３６をメモリセル１１０ａおよび１
１０ｂから切離すことを可能にすることにより、プログ
ラムは停止できる。その後、プログラム後の検証動作４
１６が実行されるが、このことについてはさらに図６で
説明される。
のプログラムが、ソフトウェアまたはハードウェアを通
して（たとえばタイマを用いることにより）決定できる
一定の時間の間続くだろう。所望の時間が経過した後、
ステップ４４４を介し、次にＬＢＰＧＭおよびＨＢＰＧ
Ｍ信号が論理０にリセットされ、プログラム回路１１３
がドレインポンプ１３６をメモリセル１１０ａおよび１
１０ｂから切離すことを可能にすることにより、プログ
ラムは停止できる。その後、プログラム後の検証動作４
１６が実行されるが、このことについてはさらに図６で
説明される。
【００４２】図６を参照して、ここで示されるのは、図
１に図示された集積メモリ回路１００のプログラム後の
検証動作である。始めに、第２の比較器１２０は、ステ
ップ５１０を介して、修正された入力データパターンＤ
ＩＭnaおよびＤＩＭnbを与える。
１に図示された集積メモリ回路１００のプログラム後の
検証動作である。始めに、第２の比較器１２０は、ステ
ップ５１０を介して、修正された入力データパターンＤ
ＩＭnaおよびＤＩＭnbを与える。
【００４３】前記のように、プログラム前の検証動作の
直前に、メモリセル１１０ａおよび１１０ｂは完全に消
去されている、すなわちすべて論理１であると仮定され
る。プログラム前の検証およびプログラム動作の後、な
おもプログラムされる必要のあるビットの数が決定され
ねばならない。メモリセル１１０ａ（または１１０ｂ）
の対応する各ビットと、入力データパターンＤＱnaとの
間の比較が行なわれて、ＤＩＭna（またはＤＩＭnb）を
与える。先に説明したように、もし入力データパターン
ＤＱna（またはＤＱnb）およびメモリセル１１０ａ（ま
たは１１０ｂ）内の、ＤＳＩna（またはＤＳＩnb）で表
わされる対応するビットが両方とも論理０であればＤＩ
Ｍna（またはＤＩＭnb）内の対応するビットは論理１と
なることを除いて、ＤＩＭna（またはＤＩＭnb）は、入
力データパターンＤＱna（またはＤＱnb）に等しい情報
のビットを有する。ＤＩＭna（またはＤＩＭnb）が論理
１のとき、そのビットに対してさらにプログラムは必要
でないことを示す。メモリセル１１０ａ（または１１０
ｂ）のビットが論理１であり、入力データパターンＤＱ
na（またはＤＱnb）の対応するビットが論理０のとき、
修正された入力データパターンＤＩＭna（またはＤＩＭ
nb）の対応するビットは論理０であろう。このことはそ
のビットに対しプログラムが必要とされることを示す。
したがって、プログラム前の検証およびプログラム動作
の後、プログラムされる必要のあるメモリセルの数は、
論理０である修正された入力データパターンＤＩＭnaお
よびＤＩＭnbのビットの数の総和を求めることにより決
定できる。
直前に、メモリセル１１０ａおよび１１０ｂは完全に消
去されている、すなわちすべて論理１であると仮定され
る。プログラム前の検証およびプログラム動作の後、な
おもプログラムされる必要のあるビットの数が決定され
ねばならない。メモリセル１１０ａ（または１１０ｂ）
の対応する各ビットと、入力データパターンＤＱnaとの
間の比較が行なわれて、ＤＩＭna（またはＤＩＭnb）を
与える。先に説明したように、もし入力データパターン
ＤＱna（またはＤＱnb）およびメモリセル１１０ａ（ま
たは１１０ｂ）内の、ＤＳＩna（またはＤＳＩnb）で表
わされる対応するビットが両方とも論理０であればＤＩ
Ｍna（またはＤＩＭnb）内の対応するビットは論理１と
なることを除いて、ＤＩＭna（またはＤＩＭnb）は、入
力データパターンＤＱna（またはＤＱnb）に等しい情報
のビットを有する。ＤＩＭna（またはＤＩＭnb）が論理
１のとき、そのビットに対してさらにプログラムは必要
でないことを示す。メモリセル１１０ａ（または１１０
ｂ）のビットが論理１であり、入力データパターンＤＱ
na（またはＤＱnb）の対応するビットが論理０のとき、
修正された入力データパターンＤＩＭna（またはＤＩＭ
nb）の対応するビットは論理０であろう。このことはそ
のビットに対しプログラムが必要とされることを示す。
したがって、プログラム前の検証およびプログラム動作
の後、プログラムされる必要のあるメモリセルの数は、
論理０である修正された入力データパターンＤＩＭnaお
よびＤＩＭnbのビットの数の総和を求めることにより決
定できる。
【００４４】次に、ステップ５１２を介し、メモリセル
１１０ａおよび１１０ｂ内のすべてのビットが入力デー
タパターンＤＱnaおよびＤＱnbと一致するかどうか決定
されねばならない。もし一致すれば、ステップ５１４を
介して、制御回路１１６は、論理１であるＭＡＴＣＨ信
号により表わされる第３のプログラムモード制御信号を
出力するだろう。この場合、さらなるプログラムは必要
ではない。もしステップ５１２が、ＤＳＩnaまたはＤＳ
Ｉnbで表わされるいくつかのメモリセルの内容が入力デ
ータパターンＤＱnaまたはＤＱnbの対応するビットと一
致しないと決定した場合、プログラムされる必要のある
ビットの総数が決定されねばならない。ステップ５１６
を介して、総和回路１２２は、論理０である修正された
入力データパターンＤＩＭnaおよびＤＩＭnbのビットの
数の総和を求めることにより、なおもプログラムされる
必要のあるビットの数を計算する。その後、ステップ５
１８を介して、プログラムされるビットの総数が８より
も大きいかどうか決定されねばならない。もし、プログ
ラムされるビットの総数が８よりも大きいと決定されれ
ば、図４のフローチャートで図示されたものと同様のス
テップ５２０を介して、下位バイトのプログラムが実行
できる。他方、もしプログラムされるビットの総数が０
よりも大きいが８よりも小さいかまたは等しければ、図
５のフローチャートで図示されたものと同様のステップ
５２２を介して、ワードのプログラムが実行できる。
１１０ａおよび１１０ｂ内のすべてのビットが入力デー
タパターンＤＱnaおよびＤＱnbと一致するかどうか決定
されねばならない。もし一致すれば、ステップ５１４を
介して、制御回路１１６は、論理１であるＭＡＴＣＨ信
号により表わされる第３のプログラムモード制御信号を
出力するだろう。この場合、さらなるプログラムは必要
ではない。もしステップ５１２が、ＤＳＩnaまたはＤＳ
Ｉnbで表わされるいくつかのメモリセルの内容が入力デ
ータパターンＤＱnaまたはＤＱnbの対応するビットと一
致しないと決定した場合、プログラムされる必要のある
ビットの総数が決定されねばならない。ステップ５１６
を介して、総和回路１２２は、論理０である修正された
入力データパターンＤＩＭnaおよびＤＩＭnbのビットの
数の総和を求めることにより、なおもプログラムされる
必要のあるビットの数を計算する。その後、ステップ５
１８を介して、プログラムされるビットの総数が８より
も大きいかどうか決定されねばならない。もし、プログ
ラムされるビットの総数が８よりも大きいと決定されれ
ば、図４のフローチャートで図示されたものと同様のス
テップ５２０を介して、下位バイトのプログラムが実行
できる。他方、もしプログラムされるビットの総数が０
よりも大きいが８よりも小さいかまたは等しければ、図
５のフローチャートで図示されたものと同様のステップ
５２２を介して、ワードのプログラムが実行できる。
【００４５】プログラムおよびプログラム後の検証動作
は、メモリセル１１０ａおよび１１０ｂ内の各ビット
が、入力データパターンＤＱn のビットと一致すること
が決定されるまで、繰返すことができる。この場合、メ
モリセル１１０ａおよび１１０ｂは、入力データパター
ンＤＱn に従ってプログラムされたと言える。
は、メモリセル１１０ａおよび１１０ｂ内の各ビット
が、入力データパターンＤＱn のビットと一致すること
が決定されるまで、繰返すことができる。この場合、メ
モリセル１１０ａおよび１１０ｂは、入力データパター
ンＤＱn に従ってプログラムされたと言える。
【００４６】正常動作の間のランダムな入力データパタ
ーンを用いた場合、メモリセル１１０ａおよび１１０ｂ
のすべての１６ビットがプログラムされる必要があるわ
けではないことが多い。したがって、メモリセル１１０
ａおよび１１０ｂは、２サイクルのプログラムが必要と
される前に、１サイクルのプログラムが何度も行なわれ
てもよい。したがって、この発明に関連するプログラム
時間は、ドレインポンプの数または容量を不適当にも倍
加することにより常に一度に１６ビットすべてをプログ
ラムする回路のプログラム時間よりも、容易には長くは
ならない。
ーンを用いた場合、メモリセル１１０ａおよび１１０ｂ
のすべての１６ビットがプログラムされる必要があるわ
けではないことが多い。したがって、メモリセル１１０
ａおよび１１０ｂは、２サイクルのプログラムが必要と
される前に、１サイクルのプログラムが何度も行なわれ
てもよい。したがって、この発明に関連するプログラム
時間は、ドレインポンプの数または容量を不適当にも倍
加することにより常に一度に１６ビットすべてをプログ
ラムする回路のプログラム時間よりも、容易には長くは
ならない。
【００４７】したがって、この発明により、複数のメモ
リセルを有する集積メモリ回路は、入力データパターン
のビット数に従いメモリセルをプログラムするためのプ
ログラムモードを与え、次にそうして与えられたプログ
ラムモードに従いメモリセルをプログラムすることによ
り、効率的にプログラムできる。こうして、このような
メモリ回路上に形成されたドレインポンプの数または電
流容量を不適当にも増大することを避け、したがって設
計の複雑さを低減し、メモリ回路のサイズを最小とす
る。
リセルを有する集積メモリ回路は、入力データパターン
のビット数に従いメモリセルをプログラムするためのプ
ログラムモードを与え、次にそうして与えられたプログ
ラムモードに従いメモリセルをプログラムすることによ
り、効率的にプログラムできる。こうして、このような
メモリ回路上に形成されたドレインポンプの数または電
流容量を不適当にも増大することを避け、したがって設
計の複雑さを低減し、メモリ回路のサイズを最小とす
る。
【００４８】上記の実施例は単に、この発明の原則のア
プリケーションを表わすことができる特定の可能な実施
例を示すものであることが理解されるべきである。たと
えば、１サイクルのプログラムにおいてプログラムされ
るビットの数は、４といったその他の値にも調整でき
る。同様に、プログラム動作のためのサイクルの総数
は、たとえば集積メモリ回路の密度に従って、必要に応
じて変化させることができる。たとえば、１ブロックが
３２ビットの１００万ブロックに組織された３２Ｍビッ
トのフラッシュＥＰＲＯＭは、１サイクル、２サイク
ル、３サイクルおよび４サイクルのプログラムを用いて
プログラムしてもよい。この場合、８ビットを同時にプ
ログラムする電流容量を有する従来のドレインポンプが
用いられてもよい。
プリケーションを表わすことができる特定の可能な実施
例を示すものであることが理解されるべきである。たと
えば、１サイクルのプログラムにおいてプログラムされ
るビットの数は、４といったその他の値にも調整でき
る。同様に、プログラム動作のためのサイクルの総数
は、たとえば集積メモリ回路の密度に従って、必要に応
じて変化させることができる。たとえば、１ブロックが
３２ビットの１００万ブロックに組織された３２Ｍビッ
トのフラッシュＥＰＲＯＭは、１サイクル、２サイク
ル、３サイクルおよび４サイクルのプログラムを用いて
プログラムしてもよい。この場合、８ビットを同時にプ
ログラムする電流容量を有する従来のドレインポンプが
用いられてもよい。
【００４９】この発明は、この実施例において説明さ
れ、図面により示されるが、実施例には変形の可能性が
あり、これら変形はこの発明の範囲内であることを、当
業者は認識する。したがって、前掲の特許請求の範囲の
精神および範囲から逸脱することなく、多くの修正が当
業者により行なわれるであろう。
れ、図面により示されるが、実施例には変形の可能性が
あり、これら変形はこの発明の範囲内であることを、当
業者は認識する。したがって、前掲の特許請求の範囲の
精神および範囲から逸脱することなく、多くの修正が当
業者により行なわれるであろう。
【図１】この発明に従い構成された集積メモリ回路の簡
略ブロック図である。
略ブロック図である。
【図２】図１の総和回路を実現するために用いられるア
ナログ加算回路の概略回路図である。
ナログ加算回路の概略回路図である。
【図３】この発明に従う、プログラム前の検証動作を表
わすフローチャートの図である。
わすフローチャートの図である。
【図４】２サイクルまたは下位バイトのプログラム動作
を示すフローチャートの図である。
を示すフローチャートの図である。
【図５】１サイクルまたはワードのプログラム動作を示
すフローチャートの図である。
すフローチャートの図である。
【図６】プログラム後の検証動作を示すフローチャート
の図である。
の図である。
１１０ メモリセル １１３ プログラム回路 １１６ 制御回路 １２２ 総和回路 １３６ ドレインポンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・チャン アメリカ合衆国、95014 カリフォルニア 州、クパーティノ、トゥーラ・レーン、 10411 (72)発明者 パール・チェン アメリカ合衆国、94024 カリフォルニア 州、ロス・アルトス、ナッシュ・ロード、 846
Claims (35)
- 【請求項１】 複数ビットの情報を有する入力データパ
ターンに応答して複数のメモリセルをプログラムするた
めの方法であって、各ビットは第１の論理レベルまたは
第２の論理レベルのいずれかであり、メモリセルの各々
は１ビットの情報を記憶するためのものであり、 （ａ） 入力データパターンのビットの数に従ってメモ
リセルをプログラムするためのプログラムモードを与え
るステップと、 （ｂ） 前記プログラムモードに従ってメモリセルをプ
ログラムするステップとを含む、複数のメモリセルをプ
ログラムするための方法。 - 【請求項２】 前記プログラムモードを与えるステップ
は、 （ａ） プログラムされる必要のあるメモリセルの総数
を決定するステップと、 （ｂ） もしプログラムされる必要のあるメモリセルの
総数が０よりも大きくかつしきい値数Ｎよりも小さいか
または等しければ第１のプログラムモード制御信号を与
え、もしプログラムされる必要のあるメモリセルの総数
が前記しきい値数Ｎよりも大きければ第２のプログラム
モード制御信号を与え、もしプログラムされる必要のあ
るメモリセルの総数が０に等しければ第３のプログラム
モード制御信号を与えるステップとを含む、請求項１に
記載の方法。 - 【請求項３】 プログラムされる必要のあるメモリセル
の総数を決定する前記ステップは、 （ａ） 入力データパターンの各ビットの論理レベル
を、メモリセルに記憶された対応する各ビットの論理レ
ベルと比較するステップと、 （ｂ） プログラムされる必要のあるメモリセルの総数
を、第１の論理レベルにある入力データパターンのビッ
トの数の総和を求めることにより計算するステップとを
含む、請求項２に記載の方法。 - 【請求項４】 前記総和を求めるステップは、第１の論
理レベルにある入力データパターンのビットの数を論理
的に加算するステップを含む、請求項３に記載の方法。 - 【請求項５】 前記総和を求めるステップは、入力デー
タパターンの複数のビットに作動的に結合されたトラン
ジスタ回路を通る電流を加算するステップを含む、請求
項３に記載の方法。 - 【請求項６】 前記プログラムするステップは、 （ａ） 前記第１のプログラムモード制御信号に応答し
て、複数のメモリセルを同時にプログラムするステップ
と、 （ｂ） 前記第２のプログラムモード制御信号に応答し
て、複数のメモリセルの前半分、次に複数のメモリセル
の後半分を順次的にプログラムするステップと、 （ｃ） もし前記第３のプログラムモード制御信号が与
えられれば、どのメモリセルもプログラムしないステッ
プとを含む、請求項２に記載の方法。 - 【請求項７】 前記しきい値数Ｎは、プログラムの間メ
モリセルに電流を供給するように作動的にメモリセルに
結合されたドレインポンプの電流の総容量により決定さ
れる、請求項１に記載の方法。 - 【請求項８】 複数ビットの情報を有する複数の入力デ
ータパターンに従って集積メモリ回路をプログラムする
ことを制御するための方法であって、各ビットは第１の
論理レベルまたは第２の論理レベルのいずれかであり、
集積メモリ回路はプログラム可能なメモリセルのマトリ
ックスを有し、各メモリセルは１ビットの情報を記憶す
るためのものであり、メモリセルのマトリックスは複数
のブロックで構成され、各ブロックは複数のグループを
含み、各グループは複数のメモリセルを含み、 （ａ） 各ブロックにおいてプログラムされる必要のあ
るメモリセルの総数を決定するステップを含み、この決
定するステップは、（ｉ） 各ブロックにアドレス指定
された複数の入力データパターンのうち１つの各ビット
の論理レベルを、各ブロックにおけるメモリセルに記憶
された対応する各ビットの論理レベルと比較するステッ
プと、（ii） 各ブロックにおけるプログラムされる必
要のあるメモリセルの総数を、各ブロックにアドレス指
定された第１の論理レベルにある複数の入力データパタ
ーンのうち１つのビットの数の総和を求めることにより
計算するステップとを含み、さらに、 （ｂ） もしブロックにおいてプログラムされる必要の
あるメモリセルの総数が０よりも大きいがしきい値数Ｎ
よりも小さいかまたは等しければ第１のプログラムモー
ド制御信号を与え、もしブロックにおいてプログラムさ
れる必要のあるメモリセルの総数が前記しきい値数Ｎよ
りも大きければ複数の第２のプログラムモード制御信号
を与え、もしブロックにおいてプログラムされる必要の
あるメモリセルの総数が０に等しければ第３のプログラ
ムモード制御信号を与えるステップを含む、プログラム
を制御する方法。 - 【請求項９】 もし前記第１のプログラムモード制御信
号が与えられれば前記複数のグループのメモリセルを同
時にプログラムし、もし前記複数の第２のプログラムモ
ード制御信号のうち１つが与えられればｎグループの倍
単位で複数グループのメモリセルを１度にプログラム
し、もし前記第３のプログラムモード制御信号が与えら
れればメモリセルのいずれをもプログラムしないステッ
プをさらに含む、請求項８に記載の方法。 - 【請求項１０】 プログラム後の検証動作をさらに含
み、前記プログラム後の検証動作は、 （ａ） 各ブロックにおいてプログラムされる必要のあ
るメモリセルの総数を決定するステップを含み、前記決
定するステップは、（ｉ） 各ブロックにアドレス指定
された複数の入力データパターンのうち１つの各ビット
の論理レベルを、各ブロックにおけるメモリセルに記憶
された対応する各ビットの論理レベルと比較するステッ
プと、（ii） もし複数の入力データパターンおよびメ
モリセル内の対応するビットが第１の論理レベルにあれ
ば、第２の論理レベルにあることを除いて対応する複数
の入力データパターンに等しい情報のビットを有する複
数の修正された入力データパターンを与えるステップ
と、（iii ） 各ブロックにおいてプログラムされる必
要のあるメモリセルの総数を、各ブロックにアドレス指
定された前記複数の修正された入力データパターンの各
々の第１の論理レベルにあるビットの数の総和を求める
ことにより計算するステップとを含み、プログラム後の
検証動作はさらに、 （ｂ） もしブロックにおいてプログラムされる必要の
あるメモリセルの総数が０よりも大きいがしきい値数Ｎ
よりも小さいかまたは等しければ前記第１のプログラム
モード制御信号を与え、もしブロックにおいてプログラ
ムされる必要のあるメモリセルの総数がしきい値数Ｎよ
りも大きければ前記複数の第２のプログラムモード制御
信号を与え、もしブロックにおいてプログラムされる必
要のあるメモリセルの総数が０に等しければ前記第３の
プログラムモード制御信号を与えるステップと、 （ｃ） もし前記第１のプログラムモード制御信号が与
えられれば複数のグループのメモリセルを同時にプログ
ラムし、もし前記複数の第２のプログラムモード制御信
号のうち１つが与えられればｎグループの倍単位で複数
グループのメモリセルを一度にプログラムし、もし前記
第３のプログラムモード制御信号が与えられればメモリ
セルのいずれをもプログラムしないステップと、 （ｄ） 前記第３のプログラムモード制御信号が与えら
れるまで、ステップ（ａ）から（ｃ）を繰り返すステッ
プとを含む、請求項９に記載の方法。 - 【請求項１１】 前記しきい値数Ｎおよび前記ｎは、集
積メモリ回路上に形成され、プログラムの間メモリセル
に電流を供給するようにメモリセルに結合された複数の
ドレインポンプの電流の総容量により決定される、請求
項１０に記載の方法。 - 【請求項１２】 各ブロックにおいてプログラムされる
必要のあるメモリセルの総数を計算する前記ステップ
は、第１の論理レベルにある複数の入力データパターン
のうち１つのビットの数を論理的に加算するステップを
含む、請求項８に記載の方法。 - 【請求項１３】 各ブロックにおいてプログラムされる
必要のあるメモリセルの総数を計算する前記ステップ
は、入力データパターンの複数のビットに作動的に結合
されたトランジスタ回路を通る電流を加算するステップ
を含む、請求項８に記載の方法。 - 【請求項１４】 複数ビットの情報を有する複数の入力
データパターンに従って集積メモリ回路をプログラムす
ることを制御するための方法であって、各ビットは第１
の論理レベルまたは第２の論理レベルのいずれかであ
り、集積メモリ回路はプログラム可能なメモリセルのマ
トリックスを有し、各メモリセルは１ビットの情報を記
憶するためのものであり、メモリセルのマトリックスは
複数のワードに組織され、各ワードは第１のグループお
よび第２のグループを含み、各グループは８つのメモリ
セルを含み、プログラムを制御する方法は、 （ａ） 各ワードにおいてプログラムされる必要のある
メモリセルの総数を決定するステップを含み、決定する
ステップは、（ｉ） 各ワードにアドレス指定された複
数の入力データパターンのうち１つの各ビットの論理レ
ベルを、各ワードにおけるメモリセル内に記憶された対
応する各ビットの論理レベルと比較するステップと、
（ii） 各ワードにおいてプログラムされる必要のある
メモリセルの総数を、前記各ワードにアドレス指定され
た複数の入力データパターンのうち１つの第１の論理レ
ベルにあるビットの数の総和を求めることにより計算す
るステップとを含み、プログラムを制御する方法はさら
に、 （ｂ） もしワードにおいてプログラムされる必要のあ
るメモリセルの総数が０よりも大きいが８よりも小さい
か等しければ第１のプログラムモード制御信号を与え、
もしワードにおいてプログラムされる必要のあるメモリ
セルの総数が８よりも大きければ第２のプログラムモー
ド制御信号を与え、もしワードにおいてプログラムされ
る必要のあるメモリセルの総数が０に等しければ第３の
プログラムモード制御信号を与えるステップを含む、プ
ログラムを制御するための方法。 - 【請求項１５】 もし前記第１のプログラムモード制御
信号が与えられれば各ワードのメモリセルの前記第１の
グループおよび前記第２のグループを同時にプログラム
し、もし前記第２のプログラムモード制御信号が与えら
れればメモリセルの第１のグループおよび第２のグルー
プを順次的にプログラムし、もし前記第３のプログラム
モード制御信号が与えられればメモリセルのいずれをも
プログラムしないステップをさらに含む、請求項１４に
記載の方法。 - 【請求項１６】 プログラム後の検証モードをさらに含
み、前記プログラム後の検証モードは、 （ａ） 各ワードにおいてプログラムされる必要のある
メモリセルの総数を決定するステップを含み、決定する
ステップは、（ｉ） 各ワードにアドレス指定された複
数の入力データパターンのうち１つの各ビットの論理レ
ベルを、各ワードにおけるメモリセル内に記憶された対
応する各ビットの論理レベルと比較するステップと、
（ii） もし複数の入力データパターンおよびメモリセ
ル内の対応するビットが第１の論理レベルにあれば、第
２の論理レベルにあることを除いて対応する複数の入力
データパターンに等しい情報のビットを有する複数の修
正された入力データパターンを与えるステップと、（ii
i ） 各ワードにおいてプログラムされる必要のあるメ
モリセルの総数を、前記各ワードにアドレス指定された
前記複数の修正された入力データパターンの第１の論理
レベルにあるビットの数の総和を求めることにより計算
するステップとを含み、プログラム後の検証モードはさ
らに、 （ｂ） もしワードにおいてプログラムされる必要のあ
るメモリセルの総数が０よりも大きいが８よりも小さい
かまたは等しければ第１のプログラムモード制御信号を
与え、もしワードにおいてプログラムされる必要のある
メモリセルの総数が８よりも大きければ第２のプログラ
ムモード制御信号を与え、もし前記ワードにおいてプロ
グラムされる必要のあるメモリセルの総数が０に等しけ
れば第３のプログラムモード制御信号を与えるステップ
と、 （ｃ） もし前記第１のプログラムモード制御信号が与
えられればメモリセルの第１のグループおよび第２のグ
ループを同時にプログラムし、もし前記第２のプログラ
ムモード制御信号が与えられればメモリセルの前記第１
のグループおよび前記第２のグループを順次的にプログ
ラムし、もし第３のプログラムモード制御信号が与えら
れればメモリセルのいずれをもプログラムしないステッ
プと、 （ｄ） 前記第３のプログラムモード制御信号が与えら
れるまでステップ（ａ）から（ｃ）を繰り返すステップ
とを含む、請求項１５に記載の方法。 - 【請求項１７】 各ワードにおいてプログラムされる必
要のあるメモリセルの総数を計算する前記ステップは、
第１の論理レベルにある入力データパターンのビットの
数を論理的に加算するステップを含む、請求項１６に記
載の方法。 - 【請求項１８】 各ワードにおいてプログラムされる必
要のあるメモリセルの総数を計算する前記ステップは、
入力データパターンの複数のビットに、作動的に結合さ
れたトランジスタ回路を通る電流を加算するステップを
含む、請求項１６に記載の方法。 - 【請求項１９】 複数ビットの情報を有する入力データ
パターンに応答する集積メモリ回路であって、各ビット
は第１の論理レベルまたは第２の論理レベルのいずれか
であり、集積メモリ回路は複数のメモリセルを有し、メ
モリセルの各々は１ビットの情報を記憶するためのもの
であり、 入力データパターンのビットの数に従ってメモリセルを
プログラムするためのプログラムモードを決定するため
のプログラムモード決定手段と、 前記プログラムモードに従ってメモリセルをプログラム
するための前記プログラムモード決定手段に作動的に結
合されたプログラム手段とを含む、集積メモリ回路。 - 【請求項２０】 前記プログラムモード決定手段は、プ
ログラムされる必要のあるメモリセルの総数を決定する
ためのメモリセル決定手段と、 （ｉ）もしプログラムされる必要のあるメモリセルの総
数が０よりも大きいがしきい値数Ｎよりも小さいかまた
は等しければ第１のプログラムモード制御信号と、（i
i）もしブロックにおいてプログラムされる必要のある
メモリセルの総数が前記しきい値数Ｎよりも大きければ
第２のプログラムモード制御信号と、（iii ）もしプロ
グラムされる必要のあるメモリセルの総数が０に等しけ
れば第３のプログラムモード制御信号とを与える制御手
段とを含む、請求項１９に記載の集積メモリ回路。 - 【請求項２１】 前記メモリセル決定手段は、 入力データパターンの各ビットの論理レベルを、メモリ
セルに記憶された対応する各ビットの論理レベルと比較
するための第１の比較器手段と、 入力データパターンの各ビットの論理レベルを、メモリ
セルに記憶された対応する各ビットの論理レベルと比較
し、もし複数の入力データパターンおよびメモリセル内
の対応するビットが第１の論理レベルにあれば第２の論
理レベルにあることを除いて入力データパターンに等し
い情報のビットを有する修正された入力データパターン
を与えるための第２の比較器手段と、 前記第２の比較器手段に結合され、プログラムされる必
要のあるメモリセルの総数を、入力データパターンまた
は前記修正された入力データパターンの第１の論理レベ
ルにあるビットの数の総和を選択的に求めることにより
計算するための総和手段とを含む、請求項２０に記載の
集積メモリ回路。 - 【請求項２２】 前記計算する手段は論理加算器を含
む、請求項２１に記載の集積メモリ回路。 - 【請求項２３】 前記計算する手段はアナログ加算器を
含む、請求項２１に記載の集積メモリ回路。 - 【請求項２４】 前記プログラム手段により前記複数の
メモリセルに結合され、前記第１のプログラムモード制
御信号に応答して複数のメモリセルを同時にプログラム
し、前記第２のプログラムモード制御信号に応答して複
数のメモリセルの前半分および複数のメモリセルの後半
分を順次的にプログラムするための、ドレインポンプを
さらに含む、請求項２０に記載の集積メモリ回路。 - 【請求項２５】 前記しきい値数Ｎは前記ドレインポン
プの電流容量により決定される、請求項２４に記載の集
積メモリ回路。 - 【請求項２６】 複数ビットの情報を有する複数の入力
データパターンに応答する集積メモリ回路であって、各
ビットは第１の論理レベルまたは第２の論理レベルのい
ずれかであり、前記集積メモリ回路はプログラム可能な
メモリセルのマトリックスを有し、各メモリセルは１ビ
ットの情報を記憶するためのものであり、前記メモリセ
ルのマトリックスは複数のブロックで構成され、各ブロ
ックは複数のグループを含み、各グループは複数のメモ
リセルを含み、集積メモリ回路はさらに、 各ブロックにアドレス指定された前記複数の入力データ
パターンに応答して、各ブロックにおいてプログラムさ
れる必要のあるメモリセルの総数に従って、メモリセル
の各ブロックに対するプログラムモードを決定するため
のプログラムモード決定回路を含み、前記プログラムモ
ード決定回路は、 各ブロックにおいてプログラムされる必要のあるメモリ
セルの総数を決定するためのメモリセル決定回路と、 前記メモリセル決定回路に結合され、 （ｉ）もしブロックにおいてプログラムされる必要のあ
るメモリセルの総数が０よりも大きいがしきい値数Ｎよ
りも小さいかまたは等しければ第１のプログラムモード
制御信号と、 （ｉｉ）もしブロックにおいてプログラムされる必要の
あるメモリセルの総数が前記しきい値数Ｎよりも大きけ
れば複数の第２のプログラムモード制御信号と、 （ｉｉｉ）もしブロックにおいてプログラムされる必要
のあるメモリセルの総数が０に等しければ第３のプログ
ラムモード制御信号とを与えるための制御回路とを含
み、集積メモリ回路はさらに、 前記プログラムモード決定回路に結合され、各対応のプ
ログラムモードに従って各ブロックをプログラムするた
めのプログラム回路を含む、集積メモリ回路。 - 【請求項２７】 前記メモリセル決定回路は、 各ブロックにアドレス指定された入力データパターンの
各ビットの論理レベルを、各ブロックにおけるメモリセ
ルの論理レベルと比較するための第１の比較回路と、 複数の入力データパターンのうち１つの各ビットの論理
レベルを、メモリセルに記憶された対応する各ビットの
論理レベルと比較し、もし複数の入力データパターンお
よびメモリセル内の対応するビットが第１の論理レベル
にあれば第２の論理レベルにあることを除いて前記複数
の入力データパターンに等しい情報のビットを有する複
数の修正された入力データパターンを与えるための、第
２の比較回路と、 前記第２の比較回路に作動的に結合され、各ブロックに
おけるプログラムされる必要のあるメモリセルの総数
を、複数の入力データパターンのうち１つまたは前記各
ブロックにアドレス指定された複数の前記修正された入
力パターンのうち１つの第１の論理レベルにあるビット
の数の総和を選択的に求めることにより計算するための
総和回路とを含む、請求項２６に記載の集積メモリ回
路。 - 【請求項２８】 前記総和回路は論理加算器を含む、請
求項２７に記載の集積メモリ回路。 - 【請求項２９】 前記総和回路はアナログ加算器を含
む、請求項２７に記載の集積メモリ回路。 - 【請求項３０】 前記プログラム回路により前記複数の
グループのメモリセルに結合され、前記第１のプログラ
ムモード制御信号に応答して前記複数のグループのメモ
リセルを同時にプログラムし、前記第２の複数のプログ
ラムモード制御信号に応答してｎグループの倍単位で前
記複数のグループのメモリセルを一度にプログラムする
ための、複数のドレインポンプをさらに含む、請求項２
７に記載の集積メモリ回路。 - 【請求項３１】 前記ｎおよび前記しきい値数Ｎは、前
記複数のドレインポンプの電流の総容量により決定され
る、請求項３０に記載の集積メモリ回路。 - 【請求項３２】 複数ビットの情報を有する複数の入力
データパターンに応答する集積メモリ回路であって、各
ビットは第１の論理レベルまたは第２の論理レベルのい
ずれかであり、集積メモリ回路はプログラム可能なメモ
リセルのマトリックスを有し、各メモリセルは１ビット
の情報を記憶するためのものであり、メモリセルの前記
マトリックスは複数のブロックに組織され、各ブロック
は２つのグループを含み、各グループは８つのメモリセ
ルを含み、集積メモリ回路は、 各ブロックにアドレス指定された前記複数の入力データ
パターンに応答して、各ブロックにおいてプログラムさ
れる必要のあるメモリセルの総数に従ってメモリセルの
各ブロックに対するプログラムモードを決定するための
プログラムモード決定回路を含み、前記プログラムモー
ド決定回路は、 各ブロックにおいてプログラムされる必要のあるメモリ
セルの総数を決定するためのメモリセル決定回路を含
み、前記メモリセル決定回路は、 各ブロックにアドレス指定された複数の入力データパタ
ーンのうち１つの各ビットの論理レベルを、各ブロック
におけるメモリセルの論理レベルと比較するための第１
の比較回路と、 複数の入力データパターンのうち１つの各ビットの論理
レベルを、メモリセルに記憶された対応する各ビットの
論理レベルと比較し、もし複数の入力データパターンお
よびメモリセル内の対応するビットが第１の論理レベル
にあれば第２の論理レベルにあることを除いて、複数の
入力データパターンに等しい情報のビットを有する複数
の修正された入力データパターンを与えるための、第２
の比較回路と、 前記第２の比較回路に作動的に結合され、各ブロックに
おいてプログラムされる必要のあるメモリセルの総数
を、複数の入力データパターンのうち１つ、または前記
各ブロックにアドレス指定された前記複数の修正された
入力データパターンのうち対応する１つの、第１の論理
レベルにあるビットの数の総和を選択的に求めることに
より、計算するための、総和回路とを含み、前記プログ
ラムモード決定回路はさらに、 前記メモリセル決定回路に作動的に結合され、 （ｉ）もしブロックにおいてプログラムされる必要のあ
るメモリセルの総数が０よりも大きいがしきい値数８よ
りも小さいかまたは等しければ第１のプログラムモード
制御信号、（ii）もしブロックにおいてプログラムされ
る必要のあるメモリセルの総数が８よりも大きければ第
２のプログラムモード制御信号、および（iii ）もしブ
ロックにおいてプログラムされる必要のあるメモリセル
の総数が０に等しければ第３のプログラムモード制御信
号与えるための制御回路を含み、集積メモリ回路はさら
に、 前記プログラムモード決定回路に作動的に結合され各対
応のプログラムモードに従い、各ブロックをプログラム
するためのプログラム回路を含む、集積メモリ回路。 - 【請求項３３】 前記総和回路は論理加算器を含む、請
求項３２に記載の集積メモリ回路。 - 【請求項３４】 前記総和回路はアナログ加算器を含
む、請求項３２に記載のメモリ回路。 - 【請求項３５】 前記プログラム回路により前記２つの
グループのメモリセルに結合され、前記第１のプログラ
ムモード制御信号に応答して前記２つのグループのメモ
リセルを同時にプログラムし、前記第２のプログラムモ
ード制御信号に応答して前記２つのグループのメモリセ
ルを順次的にプログラムするための、複数のドレインポ
ンプをさらに含む、請求項３２に記載の集積メモリ回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/227,755 US5530803A (en) | 1994-04-14 | 1994-04-14 | Method and apparatus for programming memory devices |
| US227755 | 1994-04-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845290A true JPH0845290A (ja) | 1996-02-16 |
| JP3741744B2 JP3741744B2 (ja) | 2006-02-01 |
Family
ID=22854328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08668595A Expired - Lifetime JP3741744B2 (ja) | 1994-04-14 | 1995-04-12 | メモリ集積回路およびそのメモリセルのプログラム方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5530803A (ja) |
| EP (1) | EP0677850B1 (ja) |
| JP (1) | JP3741744B2 (ja) |
| KR (1) | KR100357443B1 (ja) |
| AT (1) | ATE201111T1 (ja) |
| DE (1) | DE69520853T2 (ja) |
| TW (1) | TW332292B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013524401A (ja) * | 2010-04-12 | 2013-06-17 | モサイド・テクノロジーズ・インコーポレーテッド | 可変データ幅を使用してメモリをプログラムする方法 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5787039A (en) * | 1997-03-06 | 1998-07-28 | Macronix International Co., Ltd. | Low current floating gate programming with bit-by-bit verification |
| JP3156636B2 (ja) * | 1997-05-30 | 2001-04-16 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US6928001B2 (en) * | 2000-12-07 | 2005-08-09 | Saifun Semiconductors Ltd. | Programming and erasing methods for a non-volatile memory cell |
| US6584017B2 (en) | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
| US6665769B2 (en) * | 2001-04-05 | 2003-12-16 | Saifun Semiconductors Ltd. | Method and apparatus for dynamically masking an N-bit memory array having individually programmable cells |
| KR100393595B1 (ko) * | 2001-08-27 | 2003-08-02 | 엘지전자 주식회사 | 메모리 프로그래밍 시스템 및 그 방법 |
| US7190620B2 (en) * | 2002-01-31 | 2007-03-13 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6700818B2 (en) * | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US6967896B2 (en) * | 2003-01-30 | 2005-11-22 | Saifun Semiconductors Ltd | Address scramble |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| WO2005094178A2 (en) | 2004-04-01 | 2005-10-13 | Saifun Semiconductors Ltd. | Method, circuit and systems for erasing one or more non-volatile memory cells |
| US7366025B2 (en) * | 2004-06-10 | 2008-04-29 | Saifun Semiconductors Ltd. | Reduced power programming of non-volatile cells |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US8400841B2 (en) | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
| EP1746645A3 (en) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US7443732B2 (en) * | 2005-09-20 | 2008-10-28 | Spansion Llc | High performance flash memory device capable of high density data storage |
| TWI308692B (en) | 2005-10-26 | 2009-04-11 | Sunplus Technology Co Ltd | Programmable memory and accessing method of the same |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| KR101333503B1 (ko) * | 2006-02-03 | 2013-11-28 | 삼성전자주식회사 | 프로그램 셀의 수에 따라 프로그램 전압을 조절하는 반도체메모리 장치 및 그것의 프로그램 방법 |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7590001B2 (en) | 2007-12-18 | 2009-09-15 | Saifun Semiconductors Ltd. | Flash memory with optimized write sector spares |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151695A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| EP0195429A3 (en) * | 1985-03-20 | 1989-03-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
| US4763305A (en) * | 1985-11-27 | 1988-08-09 | Motorola, Inc. | Intelligent write in an EEPROM with data and erase check |
| NL8600099A (nl) * | 1986-01-20 | 1987-08-17 | Philips Nv | Niet-vluchtig, programmeerbaar halfgeleidergeheugen. |
| JPS63175300A (ja) * | 1987-01-16 | 1988-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02195599A (ja) * | 1989-01-24 | 1990-08-02 | Ricoh Co Ltd | 情報処理装置 |
| JP2900523B2 (ja) * | 1990-05-31 | 1999-06-02 | 日本電気株式会社 | 不揮発性半導体メモリ装置の書込回路 |
| US5224103A (en) * | 1990-07-16 | 1993-06-29 | North American Philips Corporation | Processing device and method of programming such a processing device |
| US5228000A (en) * | 1990-08-02 | 1993-07-13 | Mitsubishi Denki Kabushiki Kaisha | Test circuit of semiconductor memory device |
| KR960002006B1 (ko) * | 1991-03-12 | 1996-02-09 | 가부시끼가이샤 도시바 | 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치 |
| JPH06267283A (ja) * | 1993-03-16 | 1994-09-22 | Mitsubishi Electric Corp | データ書き込み可能な読み出し専用メモリ及びそのデータ書き込み／読み出し方法 |
-
1994
- 1994-04-14 US US08/227,755 patent/US5530803A/en not_active Expired - Lifetime
- 1994-07-26 TW TW083106797A patent/TW332292B/zh not_active IP Right Cessation
-
1995
- 1995-03-23 DE DE69520853T patent/DE69520853T2/de not_active Expired - Lifetime
- 1995-03-23 EP EP95301953A patent/EP0677850B1/en not_active Expired - Lifetime
- 1995-03-23 AT AT95301953T patent/ATE201111T1/de not_active IP Right Cessation
- 1995-04-08 KR KR1019950008213A patent/KR100357443B1/ko not_active IP Right Cessation
- 1995-04-12 JP JP08668595A patent/JP3741744B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013524401A (ja) * | 2010-04-12 | 2013-06-17 | モサイド・テクノロジーズ・インコーポレーテッド | 可変データ幅を使用してメモリをプログラムする方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0677850B1 (en) | 2001-05-09 |
| DE69520853T2 (de) | 2001-12-20 |
| DE69520853D1 (de) | 2001-06-13 |
| EP0677850A3 (en) | 1996-12-11 |
| KR100357443B1 (ko) | 2002-12-12 |
| US5530803A (en) | 1996-06-25 |
| TW332292B (en) | 1998-05-21 |
| EP0677850A2 (en) | 1995-10-18 |
| KR950033835A (ko) | 1995-12-26 |
| JP3741744B2 (ja) | 2006-02-01 |
| ATE201111T1 (de) | 2001-05-15 |
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