JP2684606B2 - モノリシック集積可能な電子回路を有する販売カードの減価方法 - Google Patents

モノリシック集積可能な電子回路を有する販売カードの減価方法

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JP2684606B2
JP2684606B2 JP63316049A JP31604988A JP2684606B2 JP 2684606 B2 JP2684606 B2 JP 2684606B2 JP 63316049 A JP63316049 A JP 63316049A JP 31604988 A JP31604988 A JP 31604988A JP 2684606 B2 JP2684606 B2 JP 2684606B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、モノリシック集積可能な電子回路を有す
る販売カードの減価方法およびその方法を実施するため
の回路に関するものである。
〔従来の技術〕
物品のキャッシュレス支払およびサービスの決済など
のために、たとえば最近のデータ交換ハンドブック、第
136号、1987年７月のダネック（Danneck）の論文“チッ
プカードの適用可能性（Einsatzmglichkeiten der ch
ip−Karte）”に記載されているデータ交換システムの
形態のデータにより制御される計算システムが知られて
いる。その際に使用されるチップカードは主要な要素と
して、カード表面への電気的接触を介してアクセスされ
得る不揮発性電子メモリを含んでいる。データ入力／デ
ータ出力装置を介して計算ユニットから各使用の際にメ
モリ内容がアクセスされ、場合によっては変更される。
特に物品または料金支払義務のあるサービスについて
無記名の支払を可能にする予め支払われたデータ媒体装
置である販売チップカードに使用する際には、カードの
“価値”が操作により減ぜられるのみであり、高められ
得ないことが保証されていなければならない。
従来、このようなカードのなかに含まれているメモリ
の変更または消去に対する保護として、前記の論文“チ
ップカードの適用可能性”に説明されているように、電
気的に消去可能でないＥ−PROM技術によるメモリが使用
される。たとえばトンプソン・セミコンダクター社のTS
1001のように、こうして保護された回路は、予め支払可
能かつ記帳可能な各ユニットに対して固有のメモリセル
を含んでおり、従って、標準化されたチップカードに使
用する際に最大利用可能なユニットの数は、利用できる
チップ面積により強く制限される。
ジョンソン（Johnson）／クーン（Kuhn）／レニンガ
ー（Renninger）の論文“16kのEE−PROMはバイト消去可
能なプログラム蓄積に依存する（16−k EE−PROM relie
s on tunneling for byteerasable program storag
e）”、エレクトロニクス（Electronics）1980年２月28
日号から電気的に消去可能なメモリは知られており、そ
のメモリにおいては、ゲート端子（メモリセルの制御ゲ
ート）で行ごとに一緒に制御線に接続されているフロー
ティングゲート形式のメモリトランジスタと、ゲート端
子（メモリセルの選択ゲート）で行ごとに一緒に１つの
選択線に接続されている選択トランジスタとを有し、マ
トリックス形態に配置されたメモリセルから成るメモリ
セル領域が用いられており、個々の選択線は行デコーダ
の相応の出力端により駆動可能である。このメモリは完
全にまたは行ごとに消去可能であり、消去すべき行は選
択線を介して選択されなければならない。ヨーロッパ特
許出願公開第0123177号明細書、特に第２図には、１つ
のこのようなメモリマトリックスの例が記載されてお
り、１つの行に属する個々のメモリセルの選択トランジ
スタはそれぞれそれらのドレイン端子で列線に接続さ
れ、ソース端子でフローティングゲート形式の付属のメ
モリトランジスタのドレイン端子に接続されており、メ
モリトランジスタのソース端子はそれぞれ１つの基準電
位に接続されており、個々の列線はそれぞれ１つの負荷
要素を介してプログラミング電位に接続されており、ま
たそれぞれスイッチとして使用されている１つの列選択
トランジスタを介して、選択されたメモリセルのデータ
内容を用意する１つの回路節点に接続可能である。その
際に個々の列選択トランジスタのゲート端子は１つの列
デコーダの相応の出力端により駆動される。個々のメモ
リセル行の制御線は各１つの負荷要素を介してプログラ
ミング電位、特に消去電位に接続されており、また、消
去を防止するため、１つの書込み信号により制御可能な
トランジスタを介しても１つの高価な論理回路により制
御可能なトランジスタを介しても、制御線電位に関係し
て基準電位に接続され得る。
消去過程はヨーロッパ特許出願公開第0123177号明細
書による回路では、コントロールビットの書込みが消去
可能でないコントロールメモリのなかへ行われた後にの
み行ごとに可能である。その際に、行消去過程の数は利
用し得る消去可能でないコントロールメモリセルの数に
より制限され、従って存在するメモリセルの数と一義的
に検出可能な結果の数との比はＥ−PROMメモリの場合よ
りもわずか良好であるにすぎない。ヨーロッパ特許出願
公開第0123177号明細書に記載されている回路によれ
ば、不揮発性メモリのコントロールされた消去は比較的
大きい回路費用により、また追加的な信号の使用のもと
に可能である。それによりメモリセルの多重利用の結果
として同数のユニット数のＥ−PROM回路にくらべて節減
されたチップ面積は部分的に高価な論理回路およびコン
トロールメモリにより占められる。
〔発明が解決しようとする課題〕
本発明の課題は、わずかなメモリセル数のEE−PROMお
よび簡単なコントロール回路により多数の事象の一義的
で、操作可能でない登録を可能にするための方法と、本
方法を実施するための電子回路とを提供することであ
る。
〔課題を解決するための手段〕
この課題は、本発明によれば、少なくとも１つのアド
レスおよび制御論理回路および１つの不揮発性メモリか
ら成り、このメモリの少なくとも一部分が電気的に消去
可能であり、不揮発性メモリのそのつどの減価状態の記
憶のために設けられている範囲のすべてのメモリ場所が
読出し可能であり、またビットごとに書込み可能である
販売カードのモノリシック集積可能な電子回路の減価方
法において、販売カードの減価状態の記憶のために設け
られているメモリの前記範囲がそれぞれ相異なる価値の
部分範囲に分割されており、また多段のカウンタとして
利用され、回路技術的対策に基づいてメモリセルの消去
が特定の価値の１つの部分範囲のすべてのメモリセルに
対してのみ同時に可能であり、また各部分範囲が、すぐ
次に高い価値の部分範囲の前もって書込まれていないメ
モリセルへの桁上げビットの書込みが行われた後にのみ
消去可能であり、この書込みが１つの論理回路により監
視されており、最も高い価値の部分範囲の消去が特別な
条件のもとにのみ可能であるようにした方法により解決
される。また本発明によれば、マトリックス状に配置さ
れており、行選択線および列選択線を介して個々に選択
可能である選択トランジスタおよびメモリトランジスタ
を有する２トランジスタメモリセルを有する電気的消去
可能なメモリを使用して請求項１または２記載の方法を
実施するためのモノリシック集積可能な回路であって、
メモリセルが行ごとにそれらの制御ゲート端子で共通の
制御線に接続されており、メモリセル選択トランジスタ
のドレイン端子が列ごとに列線に接続されており、これ
らの列線がそれぞれ負荷要素を介してプログラミング電
位に接続されており、またゲート端子に接続されている
列選択線を介して駆動され得るスイッチングトランジス
タを介して１つの共通の第１の回路節点に接続されてい
る回路において、個々のメモリセル行の制御線が各１つ
のスイッチングトランジスタを介して共通の第２の回路
節点に接続可能であり、これらのスイッチングトランジ
スタの各々のゲート端子が次に高い価値の範囲の行選択
線に接続されており、また最も高い価値の範囲のスイッ
チングトランジスタのゲート端子が特別に保護された線
を介して駆動可能であり、第２の回路節点が消去スイッ
チングトランジスタを介して消去電位に接続可能であ
り、またこの消去スイッチングトランジスタのスイッチ
ング状態が論理回路により制御される回路により解決さ
れる。特に有利な実施例は従属請求項にあげられてい
る。
少なくとも１つのアドレスおよび制御論理回路および
１つの不揮発性メモリから成り、このメモリの少なくと
も一部分が電気的に消去可能であり、また不揮発性メモ
リのそのつどの減価状態の記憶のために設けられている
範囲のすべてのメモリ場所が読出し可能であり、またビ
ットごとに書込み可能である販売カードのモノリシック
に集積可能な電子回路の一義的な、操作に対して保護さ
れた減価が、販売カードの減価状態の記憶のために設け
られているメモリの前記範囲がそれぞれ相異なる価値の
部分範囲（バイト）に分割されており、また多段のカウ
ンタとして利用され、回路技術的対策に基づいてメモリ
セルの消去が特定の価値の１つの部分範囲のすべてのメ
モリセルに対してのみ同時に可能であり、また各部分範
囲が、すぐ次に高い価値の部分範囲の前もって書込まれ
ていない１つのメモリセルＡの１つの桁上げビットの書
込みが行われた後にのみ消去可能であり、またこの書込
みが１つの論理回路により監視されてお、また最も高い
価値の部分範囲の消去が特別な条件のもとにのみ可能で
あること、特に最も高い価値の部分範囲の消去が回路装
置の能動化の前に溶融ヒューズの破壊により将来に対し
て中断されることにより可能にされる。
その際にそれぞれ１つまたは複数個のメモリセル行
は、それぞれ１つの固有の価値が対応付けられている１
つの部分範囲を形成する。最も低い価値の部分範囲のメ
モリセルは減価のために次々と書込まれる。この部分範
囲のすべてのメモリセルが書込まれていると、すぐ次に
高い価値の範囲内の前もって書込まれていないメモリセ
ルが書込まれ、この過程が検査され、また次いで低いほ
うの価値の範囲のすべてのメモリセルが消去される。そ
れに続いて再び最も低い価値の範囲のすべてのメモリセ
ルが次々と書込まれ、また本方法がすべての部分範囲内
で、すべてのメモリセルが書込まれるまで、継続され
る。
以下には、種々の価値の３つの部分範囲および特定の
価値の部分範囲あたり３つのビットを有する１つのメモ
リを例として可能なカウント経過が部分的に示される。
ここで０は１つのEE−PROMメモリセルの“高”状態に、
また１は“低”状態に相当する。列は種々の部分範囲を
示し、その際にその価値は左から右へ増大する。
〔実施例〕 次に本発明の実施例を図面について説明する。
図面は本発明の１つの実施例から、販売カードのその
つどの減価状態の記憶のために設けられているメモリ範
囲SPRと、これらのメモリがカウンタとして駆動の際に
リセット可能でないように取り計らう論理回路とを示
す。
本発明による方法の実施は、マトリックス状に配置さ
れており、行選択線AZ1、…、AZn、および列選択線AS
1、…、ASmを介して個々に選択可能である選択トランジ
スタTAZおよびメモリトランジスタTSを有する２トラン
ジスタメモリセルを有する電気的消去可能なメモリを使
用したモノリシック集積可能な回路であって、メモリセ
ルが行ごとにそれらの制御ゲート端子で共通の制御線に
接続されており、メモリセル選択トランジスタTAZのド
レイン端子が列ごとに列線に接続されており、これらの
列線がそれぞれ１つの負荷要素Ｌを介してプログラミン
グ電位UPに接続されており、またゲート端子に接続され
ている列選択線AS1、…、ASmを介して駆動され得るスイ
ッチングトランジスタTASを介して１つの共通の第１の
回路節点K1に接続されている回路において、本発明によ
り、個々のメモリセル行の制御線が各１つのスイッチン
グトランジスタTS1、TS2、…、TSnを介して共通の第２
の回路節点K2に接続可能であり、これらのスイッチング
トランジスタTS1、TS2、…、TSn−１の各々のゲート端
子が次に高い価値の範囲の行選択線に接続されており、
また最も高い価値の範囲のスイッチングトランジスタTS
nのゲート端子が、特にヒューズによる保護装置、たと
えば可溶リンクにより構成されており特別に保護コード
の使用のもとにのみ能動化され得る１つの特別に保護さ
れた線FLを介して駆動可能であり、第２の回路節点K2が
１つの消去スイッチングトランジスタTLSを介して消去
電位ULに接続可能であり、第１の回路節点K1が第１のア
ンドゲートG1の一方の入力端と１つのインバータ回路G2
の入力端とに接続されており、第１のアンドゲートG1の
他方の入力端が通常の評価信号ENを与えられることがで
き、第１のアンドゲートG1の出力端がフリップフロップ
FFのセット入力端Ｓに接続されており、フリップフロッ
プFFのリセット入力端Ｒが各アドレス切換の際にアドレ
ス論理回路ADRからリセット信号を与えられ、このフリ
ップフロップFFの出力端が第２のアンドゲートG3の一方
の入力端と接続されており、またこの第２のアンドゲー
トG3の他方の入力端がインバータ回路G2の出力端に接続
されており、この際第２のアンドゲートG3の出力信号は
消去スイッチングトランジスタTLSの制御入力端に与え
られる。第２のアンドゲートG3の出力端は特にレベル変
換器回路PWを介して消去スイッチングトランジスタTLS
のゲート端子に接続可能である。
図面による実施例が、８つのメモリセルがそれぞれ１
つの行を形成し、また各行が特定の価値の１つの部分範
囲をなすように、また５つの種々の値の行が上下に並べ
て配置されているように構成されると、これらの40メモ
リセルにより85＝32768ユニットまでが登録され得る。
使用されるフロトックス−メモリセルは，その制御ゲ
ートが低い電位にあり、また選択トランジスタが導通状
態に制御された結果としてドレイン端子がプログラム電
位、たとえば20Vにあるときに行われる。メモリセルの
消去は、制御ゲートが消去電位、通常は約20Vに切換え
られるときに行われる。
実施例では常に特定の価値の１つの部分範囲のすべて
の８ビットが同時に消去される。
図面に示されている論理回路は、より高い値の行範囲
への書込みと低い値のアドレスの消去との安全条件によ
る論理的対応付けをEE−PROM行制御の特別な構成により
解除する。それぞれ選択された行の行選択信号は選択さ
た行のメモリセルの書込みを可能にするが、この行のス
イッチングトランジスタはこれらのメモリセルの消去を
阻止する。
たとえば第１の行の選択線AZ1が高電位にあれば、ス
イッチングトランジスタTS1は阻止されている。しか
し、第２の行の選択線AZ2が能動化されていれば、第２
の行を第２の節点K2と接続するスイツチングトランジス
タTS2は阻止され第１の行のスイッチングトランジスタT
S1は導通状態に制御される。それにより、第２の原点K2
に生ずる電位は第１の行の制御線に接続されるように制
御される。いま、論理回路により駆動される消去トラン
ジスタTLSが導通状態に制御されていると、第１の行は
消去される。
この実施例の論理回路の動作過程を以下に説明する。
たとえば第２の行（AZ2＝“高”）のなかの１つのア
ドレスの設定後に、なお消去されるメモリセルの場合に
は、データ線に相当する第１の節点K1において、１つの
“1"が読出される。第１のアンドゲートG1の入力端に与
えられるべき評価信号ENが高電位にある１つの評価段階
の間は、フリップフロップFFがセットされる。しかし、
選択されたメモリセルが消去されているかぎり、第２の
アンドゲートG3はなおインバータ回路G2を介して阻止さ
れており、従ってまた消去スイッチングトランジスタTL
Sは阻止されており、また第１の行の消去は阻止されて
いる。第２のアンドゲートG3は、設定されたメモリセル
が“0"に書込まれた後に、初てレリーズされる。書込み
過程と消去過程との間のアドレス切換わりはフリップフ
ロップFFをリセット入力端Ｒにおけるアドレス切換わり
信号ADRを介してリセットし、従って消去過程は再び阻
止される。しかし、１つの既に書込まれた行がアドレス
指定されると、フリップフロップFFは阻止された状態に
とどまる。
こうしてこの論理回路は、より高い値のEE−PROM行の
各自由ビットに対して正確に一回１つの低い行が消去さ
れ得ることによって、操作に対して保護された経過を保
証し、その際にこの消去は強制的に必要ではない。より
高い値の行が１つのさらに高い値の行への桁上げビット
の書込みに基づいて消去されると、低い値の行の消去は
再びこのいま消去された行の各ビットに対して可能であ
る。１つの桁上げビットの登録のために必要な経過はこ
の論理回路により保証されている。
最も高い値のメモリセルは、この行のスイッチングト
ランジスタTSnが導通状態に制御された際にのみ行われ
得る。しかし、このスイッチングトランジスタTSnはヒ
ューズによる保護装置により構成される線FLを介して駆
動される。このような保護装置は可溶リンクの名のもと
に知られており、またなかんずくヨーロッパ特許出願公
開第0123177号明細書に説明されている。回路の能動
化、すなわちこの保護装置の溶断の後に、最も高い価値
のこのメモリ範囲の消去は可能でなく、従って、最も高
い価値のこのメモリ範囲が完全に書込まれていると直ち
に、メモリ内の消去過程は阻止される。
【図面の簡単な説明】
図面は本発明の実施例の回路図である。 AS1〜……列選択線 AZ1〜……行選択線 EN……評価信号 FF……フリップフロップ FL……保護された線 G1、G3……アンドゲート G2……インバータ回路 K1、K2……節点 Ｌ……負荷要素 Ｒ……リセット入力端 Ｓ……セット入力端 TAS……スイッチングトランジスタ TAZ……選択トランジスタ TLS……消去スイッチングトランジスタ TS……メモリトランジスタ TS1〜……スイッチングトランジスタ UL……消去電位 UP……プログラム電位

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】少なくとも１つのアドレスおよび制御論理
    回路および１つの不揮発性メモリから成り、このメモリ
    の少なくとも一部分が電気的に消去可能であり、不揮発
    性メモリのそのつどの減価状態の記憶のために設けられ
    ている範囲のすべてのメモリ場所が読出し可能であり、
    またビットごとに書込み可能でありモノリシック集積可
    能な電子回路を有する販売カードの減価方法において、 販売カードの減価状態の記憶のために設けられているメ
    モリの前記範囲がそれぞれ相異なる価値の部分範囲に分
    割されており、また多段のカウンタとして利用され、回
    路技術的対策に基づいてメモリセルの消去が特定の価値
    の１つの部分範囲のすべてのメモリセルに対してのみ同
    時に可能であり、また各部分範囲が、すぐ次に高い価値
    の部分範囲の前もって書込まれていないメモリセルへの
    桁上げビットの書込みが行われた後にのみ消去可能であ
    り、この書込みが１つの論理回路により監視されてお
    り、最も高い価値の部分範囲の消去が特別な条件のもと
    にのみ可能であることを特徴とするモノリシック集積可
    能な電子回路を有する販売カードの減価方法。
  2. 【請求項２】最も高い価値の部分範囲の消去が原理的に
    可能であり、しかし非可逆的に特にヒューズの破壊によ
    り中断され得ることを特徴とする請求項１記載の方法。
  3. 【請求項３】マトリックス状に配置されており、行選択
    線（AZ1、AZ2…）および列選択線（AS1、…）を介して
    個々に選択可能である選択トランジスタ（TAZ）および
    メモリトランジスタ（TS）を有する２トランジスタメモ
    リセルを有する電気的消去可能なメモリを使用して請求
    項１または２記載の方法を実施するためのモノリシック
    集積可能な回路であって、メモリセルが行ごとにそれら
    の制御ゲート端子で共通の制御線に接続されており、メ
    モリセル選択トランジスタ（TAZ）のドレイン端子が列
    ごとに列線に接続されており、これらの列線がそれぞれ
    負荷要素（Ｌ）を介してプログラミング電位（UP）に接
    続されており、またゲート端子に接続されている列選択
    線（AS1、…、ASm）を介して駆動され得るスイッチング
    トランジスタ（TAS）を介して１つの共通の第１の回路
    節点（K1）に接続されている回路において、 個々のメモリセル行の制御線が各１つのスイッチングト
    ランジスタ（TS1、TS2、…、TSn）を介して共通の第２
    の回転節点（K2）に接続可能であり、これらのスイッチ
    ングトランジスタ（TS1、TS2、…、TSn−１）の各々の
    ゲート端子が次に高い価値の範囲の行選択線に接続され
    ており、また最も高い価値の範囲のスイッチングトラン
    ジスタのゲート端子が特別に保護された線（FL）を介し
    て駆動可能であり、第２の回路節点（K2）が消去スイッ
    チングトランジスタ（TLS）を介して消去電位（UL）に
    接続可能であり、またこの消去スイッチングトランジス
    タ（TLS）のスイッチング状態が論理回路により制御さ
    れることを特徴とするモノリシック集積可能な電子回
    路。
  4. 【請求項４】特別に保護された線（FL）がヒューズを備
    えていることを特徴とする請求項３記載のモノリシック
    集積可能な電子回路。
  5. 【請求項５】特別に保護された線（FL）が保護コードの
    使用のもとにのみ能動化され得ることを特徴とする請求
    項３記載のモノリシック集積可能な電子回路。
  6. 【請求項６】第１の回路節点（K1）が第１のアンドゲー
    ト（G1）の一方の入力端とインバータ回路（G2）の入力
    端とに接続されており、第１のアンドゲート（G1）の他
    方の入力端が通常の評価信号（EN）を与えられることが
    でき、第１のアンドゲート（G1）の出力端がフリップフ
    ロップ（FF）のセット入力端（Ｓ）に接続されており、
    フリップフロップ（FF）のリセット入力端（Ｒ）が各ア
    ドレス切換の際にアドレス論理回路からリセット信号を
    与えられ、このフリップフロップ（FF）の出力端が第２
    のアンドゲート（G3）の一方の入力端と接続されてお
    り、この第２のアンドゲート（G3）の他方の入力端がイ
    ンバータ回路（G2）の出力端に接続されており、第２の
    アンドゲート（G3）の出力信号が消去スイッチングトラ
    ンジスタ（TLS）の制御入力端に与えられるようになっ
    ていることを特徴とする請求項３ないし５の１つに記載
    のモノリシック集積可能な電子回路。
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