JPH022099A - 販売カードのモノリシツク集積可能な電子回路とその減価方法 - Google Patents
販売カードのモノリシツク集積可能な電子回路とその減価方法Info
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- JPH022099A JPH022099A JP63316049A JP31604988A JPH022099A JP H022099 A JPH022099 A JP H022099A JP 63316049 A JP63316049 A JP 63316049A JP 31604988 A JP31604988 A JP 31604988A JP H022099 A JPH022099 A JP H022099A
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- memory cell
- switching transistor
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G07—CHECKING-DEVICES
- G07F—COIN-FREED OR LIKE APPARATUS
- G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
- G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
- G07F7/0866—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means by active credit-cards adapted therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、販売カードのモノリシック集積可能な電子
回路の減価方法およびその方法を実施するための回路に
関するものである。
回路の減価方法およびその方法を実施するための回路に
関するものである。
〔従来の技術］
物品のキャッシュレス支払およびサービスの決済などの
ために、たとえば最近のデータ交換ハンＶブック、第１
３６号、１９８７年７月のダネック（０ａｎｎｅｃｋ）
の論文°“チップカードの適ｍ可能性（１！ｉｎｓａｔ
ｚｍａｇｌｉｃｈｋｅｉｔｅｎ ｄｅｒ ｃｈｉｐ−Ｋ
ａｒｔｅ）’に記載されているデータ交換システムの形
態のデータにより制御される計算システムが知られてい
る。
ために、たとえば最近のデータ交換ハンＶブック、第１
３６号、１９８７年７月のダネック（０ａｎｎｅｃｋ）
の論文°“チップカードの適ｍ可能性（１！ｉｎｓａｔ
ｚｍａｇｌｉｃｈｋｅｉｔｅｎ ｄｅｒ ｃｈｉｐ−Ｋ
ａｒｔｅ）’に記載されているデータ交換システムの形
態のデータにより制御される計算システムが知られてい
る。
その際に使用されるチップカードは主要な要素として、
カード表面への電気的接触を介してアクセスされ得る不
揮発性電子メモリを含んでいる。データ入力／データ出
力装置を介して計算ユニットから各使用の際にメモリ内
容がアクセスされ、場合によっては変更される。
カード表面への電気的接触を介してアクセスされ得る不
揮発性電子メモリを含んでいる。データ入力／データ出
力装置を介して計算ユニットから各使用の際にメモリ内
容がアクセスされ、場合によっては変更される。
特に物品または料金支払義務のあるサービスについて無
記名の支払を可能にする予め支払われたデータ媒体装置
である販売チップカードに使用する際には、カードの“
価値”が操作により減ぜられるのみであり、高められ得
ないことが保証されていなければならない。
記名の支払を可能にする予め支払われたデータ媒体装置
である販売チップカードに使用する際には、カードの“
価値”が操作により減ぜられるのみであり、高められ得
ないことが保証されていなければならない。
従来、このようなカードのなかに含まれているメモリの
変更または消去に対する保護として、前記の論文１チツ
プカードの適用可能性”に説明されているように、電気
的に消去可能でないＥ−ＦＲＯＭ技術によるメモリが使
用される。たとえばトンプソン・セミコンダクター社の
ＴＳｌｏｏＩのように、こうして保護された回路は、予
め支払可能かつ記帳可能な各ユニットに対して固有のメ
モリセルを含んでおり、従って、標準化されたチップカ
ードに使用する際に最大利用可能なユニットの数は、利
用できるチップ面積により強く制限される。
変更または消去に対する保護として、前記の論文１チツ
プカードの適用可能性”に説明されているように、電気
的に消去可能でないＥ−ＦＲＯＭ技術によるメモリが使
用される。たとえばトンプソン・セミコンダクター社の
ＴＳｌｏｏＩのように、こうして保護された回路は、予
め支払可能かつ記帳可能な各ユニットに対して固有のメ
モリセルを含んでおり、従って、標準化されたチップカ
ードに使用する際に最大利用可能なユニットの数は、利
用できるチップ面積により強く制限される。
ジゴンソン（Ｊｏｈｎｓｏｎ） ／クーツ（にｕｈｎ）
／レニンガー（Ｒｅｎｎｉｎｇｅｒ）の論文′１６に
のＥＥ−ＰＲＯＭはバイト消去可能なプログラム蓄積に
依有する＜１６−ｋ ＥＥ−ＰＲＯＭ ｒｅｌｉｅｓ
ｏｎ ｔｕｎｎｅｌｉｎｇ ｆｏｒ ｂｙｔｅｅｒａｓ
ａｂｌｅ ｐｒｏｇｒａｍ ｓｔｏｒａｇｅ ） ”
、エレクトロニクス（Ｅｌｅｃｔｒｏｎｉｃｓ） 、１
９８０年２月２８日号から電気的に消去可能なメモリは
知られており、そのメモリにおいては、ゲート端子（メ
モリセルの制御ゲート）で行ごとに一緒に制御線に接続
されているフローティングゲート形式のメモリトランジ
スタと、ゲート端子（メモリセルの選択ゲート）で行ご
とに一緒に１つの選択線に接続されている選択トランジ
スタとを有し、マトリックス形態に配置されたメモリセ
ルから成るメモリセル領域が用いられており、個々の選
択線は行デコーダの相応の出力端により駆動可能である
。このメモリは完全にまたは行ごとに消去可能であり、
消去すべき行は選択線を介して選択されなければならな
い。
／レニンガー（Ｒｅｎｎｉｎｇｅｒ）の論文′１６に
のＥＥ−ＰＲＯＭはバイト消去可能なプログラム蓄積に
依有する＜１６−ｋ ＥＥ−ＰＲＯＭ ｒｅｌｉｅｓ
ｏｎ ｔｕｎｎｅｌｉｎｇ ｆｏｒ ｂｙｔｅｅｒａｓ
ａｂｌｅ ｐｒｏｇｒａｍ ｓｔｏｒａｇｅ ） ”
、エレクトロニクス（Ｅｌｅｃｔｒｏｎｉｃｓ） 、１
９８０年２月２８日号から電気的に消去可能なメモリは
知られており、そのメモリにおいては、ゲート端子（メ
モリセルの制御ゲート）で行ごとに一緒に制御線に接続
されているフローティングゲート形式のメモリトランジ
スタと、ゲート端子（メモリセルの選択ゲート）で行ご
とに一緒に１つの選択線に接続されている選択トランジ
スタとを有し、マトリックス形態に配置されたメモリセ
ルから成るメモリセル領域が用いられており、個々の選
択線は行デコーダの相応の出力端により駆動可能である
。このメモリは完全にまたは行ごとに消去可能であり、
消去すべき行は選択線を介して選択されなければならな
い。
ヨーロッパ特許出願公開第０１２３１７７号明細書、特
に第２図には、１つのこのようなメモリマトリックスの
例が記載されており、１つの行に属する個々のメモリセ
ルの選択トランジスタはそれぞれそれらのドレイン端子
で列線に接続され、ソース端子でフローティングゲート
形式の付属のメモリトランジスタのドレイン端子に接続
されており、メモリトランジスタのソース端子はそれぞ
れ１つの基準電位に接続されており、個々の列線はそれ
ぞれ１つの負荷要素を介してプログラミング電位に接続
されており、またそれぞれスイッチとして使用されてい
る１つの列選択トランジスタを介して、選択されたメモ
リセルのデータ内容を用意する１つの回路節点に接続可
能である。その際に個々の列選択トランジスタのゲート
端子は１つの列デコーダの相応の出力端により駆動され
る０個々のメモリセル行の制御線は各１つの負荷要素を
介してプログラミング電位、特に消去電位に接続されて
おり、また、消去を防止するため、１つの書込み信号に
より制御可能なトランジスタを介しても１つの高価な論
理回路により制御可能なトランジスタを介しても、制御
線電位に関係して基準電位に接続され得る。
に第２図には、１つのこのようなメモリマトリックスの
例が記載されており、１つの行に属する個々のメモリセ
ルの選択トランジスタはそれぞれそれらのドレイン端子
で列線に接続され、ソース端子でフローティングゲート
形式の付属のメモリトランジスタのドレイン端子に接続
されており、メモリトランジスタのソース端子はそれぞ
れ１つの基準電位に接続されており、個々の列線はそれ
ぞれ１つの負荷要素を介してプログラミング電位に接続
されており、またそれぞれスイッチとして使用されてい
る１つの列選択トランジスタを介して、選択されたメモ
リセルのデータ内容を用意する１つの回路節点に接続可
能である。その際に個々の列選択トランジスタのゲート
端子は１つの列デコーダの相応の出力端により駆動され
る０個々のメモリセル行の制御線は各１つの負荷要素を
介してプログラミング電位、特に消去電位に接続されて
おり、また、消去を防止するため、１つの書込み信号に
より制御可能なトランジスタを介しても１つの高価な論
理回路により制御可能なトランジスタを介しても、制御
線電位に関係して基準電位に接続され得る。
消去過程はヨーロッパ特許出願公開第０１２３１７７号
明細書による回路では、コントロールビットの書込みが
消去可能でないコントロールメモリのなかへ行われた後
にのみ行ごとに可能である。その際に、行消去過程の数
は利用し得る消去可能でないコントロールメモリセルの
数により制限され、従って存在するメモリセルの数と一
義的に検出可能な結果の数との比はＥ−ＦＲＯＭメモリ
の場合よりもわずか良好であるにすぎない、ヨーロッパ
特許出願公開第０１２３１７７号明細書に記載されてい
る回路によれば、不揮発性メモリのコントロールされた
消去は比較的大きい回路費用により、また追加的な信号
の使用のもとに可能である。それによりメモリセルの多
重利用の結果として同数のユニット数のＥ−ＦＲＯＭ回
路にくらべて節減されたチップ面積は部分的に高価な論
理回路およびコントロールメモリにより占められる。
明細書による回路では、コントロールビットの書込みが
消去可能でないコントロールメモリのなかへ行われた後
にのみ行ごとに可能である。その際に、行消去過程の数
は利用し得る消去可能でないコントロールメモリセルの
数により制限され、従って存在するメモリセルの数と一
義的に検出可能な結果の数との比はＥ−ＦＲＯＭメモリ
の場合よりもわずか良好であるにすぎない、ヨーロッパ
特許出願公開第０１２３１７７号明細書に記載されてい
る回路によれば、不揮発性メモリのコントロールされた
消去は比較的大きい回路費用により、また追加的な信号
の使用のもとに可能である。それによりメモリセルの多
重利用の結果として同数のユニット数のＥ−ＦＲＯＭ回
路にくらべて節減されたチップ面積は部分的に高価な論
理回路およびコントロールメモリにより占められる。
本発明の課題は、わずかなメモリセル数のＥＥ−ＰＲＯ
Ｍおよび簡単なコントロール回路により多数の事象の一
義的で、操作可能でない登録を可能にするための方法と
、本方法を実施するための電子回路とを提供することで
ある。
Ｍおよび簡単なコントロール回路により多数の事象の一
義的で、操作可能でない登録を可能にするための方法と
、本方法を実施するための電子回路とを提供することで
ある。
この課題は、本発明によれば、少なくとも１つのアドレ
スおよび制御論理回路および１つの不揮発性メモリから
成り、このメモリの少なくとも−部分が電気的に消去可
能であり、不揮発性メモリのそのつどの減価状態の記憶
のために設けられている範囲のすべてのメモリ場所が読
出し可能であり、またビットごとに書込み可能であ、る
販売カードのモノリシック集積可能な電子回路の減価方
法において、販売カードの減価状態の記憶のために設け
られているメモリの前記範囲がそれぞれ相異なる価値の
部分範囲に分割されており、また多段のカウンタとして
利用され、回路技術的対策に基づいてメモリセルの消去
が特定の価値の１つの部分範囲のすべてのメモリセルに
対してのみ同時に可能であり、また各部分範囲が、すぐ
次に高い価値の部分範囲の前もって書込まれていないメ
モリセルへの桁上げビットの書込みが行われた後にのみ
消去可能であり、この書込みが１つの論理回路により監
視されており、最も高い価値の部分範囲の消去が特別な
条件のもとにのみ可能であるようにした方法により解決
される。また本発明によれば、マトリックス状に配置さ
れており、行選択線および列選択線を介して個々に選択
可能である選択トランジスタおよびメモリトランジスタ
を有する２トランジスタメモリセルを有する電気的消去
可能なメモリを使用して請求項１または２記載の方法を
実施するためのモノリシック集積可能な回路であって、
メモリセルが行ごとにそれらの制御ゲート端子で共通の
制御線に接続されており、メモリセル選択トランジスタ
のドレイン端子が列ごとに列線に接続されており、これ
らの列線がそれぞれ負荷要素を介してプログラミング電
位に接続されており、またゲート端子に接続されている
列選択線を介して駆動され得るスイッチングトランジス
タを介して１つの共通の第１の回路節点に接続されてい
る回路において、個々のメモリセル行の制御線が各１つ
のスイッチングトランジスタを介して共通の第２の回路
節点に接続可能であり、これらのスイッチングトランジ
スタの各々のゲート端子が次に高い価値の範囲の行選択
線に接続されており、また最も高い価値の範囲のスイッ
チングトランジスタのゲート端子が特別に保護された線
を介して駆動可能であり、第２の回路節点が消去スイッ
チングトランジスタを介して消去電位に接続可能であり
、またこの消去スイッチングトランジスタのスイッチン
グ状態が論理回路により制御される回路により解決され
る。特に有利な実施例は従属請求項にあげられている。
スおよび制御論理回路および１つの不揮発性メモリから
成り、このメモリの少なくとも−部分が電気的に消去可
能であり、不揮発性メモリのそのつどの減価状態の記憶
のために設けられている範囲のすべてのメモリ場所が読
出し可能であり、またビットごとに書込み可能であ、る
販売カードのモノリシック集積可能な電子回路の減価方
法において、販売カードの減価状態の記憶のために設け
られているメモリの前記範囲がそれぞれ相異なる価値の
部分範囲に分割されており、また多段のカウンタとして
利用され、回路技術的対策に基づいてメモリセルの消去
が特定の価値の１つの部分範囲のすべてのメモリセルに
対してのみ同時に可能であり、また各部分範囲が、すぐ
次に高い価値の部分範囲の前もって書込まれていないメ
モリセルへの桁上げビットの書込みが行われた後にのみ
消去可能であり、この書込みが１つの論理回路により監
視されており、最も高い価値の部分範囲の消去が特別な
条件のもとにのみ可能であるようにした方法により解決
される。また本発明によれば、マトリックス状に配置さ
れており、行選択線および列選択線を介して個々に選択
可能である選択トランジスタおよびメモリトランジスタ
を有する２トランジスタメモリセルを有する電気的消去
可能なメモリを使用して請求項１または２記載の方法を
実施するためのモノリシック集積可能な回路であって、
メモリセルが行ごとにそれらの制御ゲート端子で共通の
制御線に接続されており、メモリセル選択トランジスタ
のドレイン端子が列ごとに列線に接続されており、これ
らの列線がそれぞれ負荷要素を介してプログラミング電
位に接続されており、またゲート端子に接続されている
列選択線を介して駆動され得るスイッチングトランジス
タを介して１つの共通の第１の回路節点に接続されてい
る回路において、個々のメモリセル行の制御線が各１つ
のスイッチングトランジスタを介して共通の第２の回路
節点に接続可能であり、これらのスイッチングトランジ
スタの各々のゲート端子が次に高い価値の範囲の行選択
線に接続されており、また最も高い価値の範囲のスイッ
チングトランジスタのゲート端子が特別に保護された線
を介して駆動可能であり、第２の回路節点が消去スイッ
チングトランジスタを介して消去電位に接続可能であり
、またこの消去スイッチングトランジスタのスイッチン
グ状態が論理回路により制御される回路により解決され
る。特に有利な実施例は従属請求項にあげられている。
少なくとも１つのアドレスおよび制＃ａ論理回路および
１つの不揮発性メモリから成り、このメモリの少なくと
も一部分が電気的に消去可能であり、また不揮発性メモ
リのそのつどの減価状態の記憶のために設けられている
範囲のすべてのメモリ場所が続出し可能であり、またビ
ットごとに書込み可能である販売カードのモノリシック
に集積可能な電子回路の一義的な、操作に対して保護さ
れた減価が、販売カードの減価状態の記憶のために設け
られているメモリの前記範囲がそれぞれ相異なる価値の
部分範囲（バイト）に分割されており、また多段のカウ
ンタとして利用され、回路技術的対策に基づいてメモリ
セルの消去が特定の価値の１つの部分範囲のすべてのメ
モリセルに対してのみ同時に可能であり、また各部分範
囲が、すぐ次に高い価値の部分範囲の前もって書込まれ
ていない１つのメモリセルへの１つの桁上げビットの書
込みが行われた後にのみ消去可能であり、またこの書込
みが１つの論理回路により監視されており、また最も高
い価値の部分範囲の消去が特別な条件のもとにのみ可能
であること、特に最も高い価値の部分範囲の消去が回路
装置の能動化の前に溶融ヒユーズの破壊により将来に対
して中断されることにより可能にされる。
１つの不揮発性メモリから成り、このメモリの少なくと
も一部分が電気的に消去可能であり、また不揮発性メモ
リのそのつどの減価状態の記憶のために設けられている
範囲のすべてのメモリ場所が続出し可能であり、またビ
ットごとに書込み可能である販売カードのモノリシック
に集積可能な電子回路の一義的な、操作に対して保護さ
れた減価が、販売カードの減価状態の記憶のために設け
られているメモリの前記範囲がそれぞれ相異なる価値の
部分範囲（バイト）に分割されており、また多段のカウ
ンタとして利用され、回路技術的対策に基づいてメモリ
セルの消去が特定の価値の１つの部分範囲のすべてのメ
モリセルに対してのみ同時に可能であり、また各部分範
囲が、すぐ次に高い価値の部分範囲の前もって書込まれ
ていない１つのメモリセルへの１つの桁上げビットの書
込みが行われた後にのみ消去可能であり、またこの書込
みが１つの論理回路により監視されており、また最も高
い価値の部分範囲の消去が特別な条件のもとにのみ可能
であること、特に最も高い価値の部分範囲の消去が回路
装置の能動化の前に溶融ヒユーズの破壊により将来に対
して中断されることにより可能にされる。
その際にそれぞれ１つまたは複数個のメモリセル行は、
それぞれ１つの固有の価値が対応付けられている１つの
部分範囲を形成する。最も低い価値の部分範囲のメモリ
セルは減価のために次々と書込まれる。この部分範囲の
すべてのメモリセルが書込まれていると、すぐ次に高い
価値の範囲内の前もって書込まれていないメモリセルが
書込まれ、この過程が検査され、また次いで低いほうの
価値の範囲のすべてのメモリセルが消去される。
それぞれ１つの固有の価値が対応付けられている１つの
部分範囲を形成する。最も低い価値の部分範囲のメモリ
セルは減価のために次々と書込まれる。この部分範囲の
すべてのメモリセルが書込まれていると、すぐ次に高い
価値の範囲内の前もって書込まれていないメモリセルが
書込まれ、この過程が検査され、また次いで低いほうの
価値の範囲のすべてのメモリセルが消去される。
それに続いて再び最も低い価値の範囲のすべてのメモリ
セルが次々と書込まれ、また本方法がすべての部分範囲
内で、すべてのメモリセルが書込まれるまで、継続され
る。
セルが次々と書込まれ、また本方法がすべての部分範囲
内で、すべてのメモリセルが書込まれるまで、継続され
る。
以下には、種々の価値の３つの部分範囲および特定の価
値の部分範囲あたり３つのビットを有する１つのメモリ
を例として可能なカウント経過が部分的に示される。こ
こでＯは１つのＥＥ−ＰＲＯＭメモリセルの“高”状態
に、また１は゛低０状態に相当する。列は種々の部分範
囲を示し、その際にその価値は左から右へ増大する。
値の部分範囲あたり３つのビットを有する１つのメモリ
を例として可能なカウント経過が部分的に示される。こ
こでＯは１つのＥＥ−ＰＲＯＭメモリセルの“高”状態
に、また１は゛低０状態に相当する。列は種々の部分範
囲を示し、その際にその価値は左から右へ増大する。
ｏｏｏ ｏｏｏ ｏｏ。
ｏｏｏ ｏｏｏ ｏｏｔ
ｏｌｌ １１１ １１１１１１
Ｌｌｌ １１１〔実施例〕 次に本発明の実施例を図面について説明する。
Ｌｌｌ １１１〔実施例〕 次に本発明の実施例を図面について説明する。
図面は本発明の１つの実施例から、販売カードのそのつ
どの減価状態の記憶のために設けられているメモリ範Ｍ
ＳＰＲと、これらのメモリがカウンタとして駆動の際に
リセット可能でないように取り計らう論理回路とを示す
。
どの減価状態の記憶のために設けられているメモリ範Ｍ
ＳＰＲと、これらのメモリがカウンタとして駆動の際に
リセット可能でないように取り計らう論理回路とを示す
。
本発明による方法の実施は、マトリックス状に配置され
ており、行選択線ＡＺ１、・・・、ＡＺｎ、および列選
択線ＡＳ１、・・・、ＡＺｍを介して個々にｉ！［可能
である選択トランジスタＴＡＺおよびメモリトランジス
タＴＳを有する２トランジスタメモリセルを有する電気
的消去可能なメモリを使用したモノリシック集積可能な
回路であって、メモリセルが行ごとにそれらの制御Ｊゲ
ートｅ１ｍ子で共通の制御線に接続されており、メモリ
セル選択トランジスタＴＡＺのドレイン端子が列ごとに
列線に接続されており、これらの列線がそれぞれ１つの
負荷要素りを介してプログラミング電位ＵＰに接続され
ており、またゲート端子に接続されている列選択線ＡＳ
１、・・・、ＡＳｍを介して駆動され得るスイッチング
トランジスタＴＡＳを介して１つの共通の第１の回路節
点に１に接続されている回路において、本発明により、
個々のメモリセル行の制御線が各１つのスイッチングト
ランジスタＴＳ１、ＴＳ２、・・・、ＴＳｎを介して共
通の第２の回路節点に２に接続可能であり、これらのス
イッチングトランジスタＴＳ１、ＴＳ２、・・・、ＴＳ
ｎ−１の各々のゲート端子が次に高い価値の範囲の行選
択線に接続されており、また最も高い価値の範囲のスイ
ッチングトランジスタのゲート端子が、特にヒユーズに
よる保護装置、たとえば可溶リンクにより構成されてお
り特別に保護コードの使用のもとにのみ能動化され得る
１つの特別に保護されたｆｉＦＬを介して駆動可能であ
り、第２の回路節点に２が１つの消去スイッチングトラ
ンジスタＴＬＳを介して消去電位ＵＬに接続可能であり
、第１の回路節点に１が第１のアンドゲートＧ１の一方
の入力端と１つのインバータ回路Ｇ２の入力端とに接続
されており、第１のアンドゲートＧ１の他方の入力端が
通常の評価信号ＥＮを与えられることができ、第１のア
ンドゲートＧ１の出力端がフリップフロップＦＦのセッ
ト入力端Ｓに接続されており、フリップフロップＦＦの
リセット入力端Ｒが各アドレス切換の際にアドレス論理
回路からリセット信号を与えられ、このフリップフロッ
プＦＦの出力端が第２のアントゲ−）Ｇ３の一方の入力
端と接続されており、またこの第２のアンドゲートＧ３
の他方の入力端がインバータ回路Ｇ２の出力端に接続さ
れており、また第２のアンドゲートＧ３の出力信号が消
去スイッチングトランジスタＴＬＳの制御入力端に与え
られているモノリシック集積可能な回路により可能にさ
れる。第２のアンドゲートＧ３の出力端は特に１つのレ
ベル変換器回路ＰＷを介して消去スイッチングトランジ
スタＴＬＳのゲート端子に接続可能である。
ており、行選択線ＡＺ１、・・・、ＡＺｎ、および列選
択線ＡＳ１、・・・、ＡＺｍを介して個々にｉ！［可能
である選択トランジスタＴＡＺおよびメモリトランジス
タＴＳを有する２トランジスタメモリセルを有する電気
的消去可能なメモリを使用したモノリシック集積可能な
回路であって、メモリセルが行ごとにそれらの制御Ｊゲ
ートｅ１ｍ子で共通の制御線に接続されており、メモリ
セル選択トランジスタＴＡＺのドレイン端子が列ごとに
列線に接続されており、これらの列線がそれぞれ１つの
負荷要素りを介してプログラミング電位ＵＰに接続され
ており、またゲート端子に接続されている列選択線ＡＳ
１、・・・、ＡＳｍを介して駆動され得るスイッチング
トランジスタＴＡＳを介して１つの共通の第１の回路節
点に１に接続されている回路において、本発明により、
個々のメモリセル行の制御線が各１つのスイッチングト
ランジスタＴＳ１、ＴＳ２、・・・、ＴＳｎを介して共
通の第２の回路節点に２に接続可能であり、これらのス
イッチングトランジスタＴＳ１、ＴＳ２、・・・、ＴＳ
ｎ−１の各々のゲート端子が次に高い価値の範囲の行選
択線に接続されており、また最も高い価値の範囲のスイ
ッチングトランジスタのゲート端子が、特にヒユーズに
よる保護装置、たとえば可溶リンクにより構成されてお
り特別に保護コードの使用のもとにのみ能動化され得る
１つの特別に保護されたｆｉＦＬを介して駆動可能であ
り、第２の回路節点に２が１つの消去スイッチングトラ
ンジスタＴＬＳを介して消去電位ＵＬに接続可能であり
、第１の回路節点に１が第１のアンドゲートＧ１の一方
の入力端と１つのインバータ回路Ｇ２の入力端とに接続
されており、第１のアンドゲートＧ１の他方の入力端が
通常の評価信号ＥＮを与えられることができ、第１のア
ンドゲートＧ１の出力端がフリップフロップＦＦのセッ
ト入力端Ｓに接続されており、フリップフロップＦＦの
リセット入力端Ｒが各アドレス切換の際にアドレス論理
回路からリセット信号を与えられ、このフリップフロッ
プＦＦの出力端が第２のアントゲ−）Ｇ３の一方の入力
端と接続されており、またこの第２のアンドゲートＧ３
の他方の入力端がインバータ回路Ｇ２の出力端に接続さ
れており、また第２のアンドゲートＧ３の出力信号が消
去スイッチングトランジスタＴＬＳの制御入力端に与え
られているモノリシック集積可能な回路により可能にさ
れる。第２のアンドゲートＧ３の出力端は特に１つのレ
ベル変換器回路ＰＷを介して消去スイッチングトランジ
スタＴＬＳのゲート端子に接続可能である。
図面による実施例が、８つのメモリセルがそれぞれ１つ
の行を形成し、また各行が特定の価値の１つの部分範囲
をなすように、また５つの種々の値の行が上下に並べて
配置されているように構成されると、これらの４０メモ
リセルにより８Ｓ−３２７６８ユニツトまでが登録され
得る。
の行を形成し、また各行が特定の価値の１つの部分範囲
をなすように、また５つの種々の値の行が上下に並べて
配置されているように構成されると、これらの４０メモ
リセルにより８Ｓ−３２７６８ユニツトまでが登録され
得る。
使用されるフロドックス−メモリセルは、その制御ゲー
トが低い電位にあり、また選択トランジスタが導通状態
に制御された結果としてドレイン端子がプログラム電位
、たとえば２０Ｖにあるときに行われる。メモリセルの
消去は、制御ゲートが消去電位、通常は約２０Ｖに切換
えられるときに行われる。
トが低い電位にあり、また選択トランジスタが導通状態
に制御された結果としてドレイン端子がプログラム電位
、たとえば２０Ｖにあるときに行われる。メモリセルの
消去は、制御ゲートが消去電位、通常は約２０Ｖに切換
えられるときに行われる。
実施例では常に特定の価値の１つの部分範囲のすべての
８ビツトが同時に消去される。
８ビツトが同時に消去される。
図面に示されている論理回路は、より高い値の行範囲へ
の書込みと低い値のアドレスの消去との安全条件による
論理的対応付けをＥＥ−ＰＲＯＭ行制御の特別な構成に
より解除する。それぞれ選択された行の行選択信号は選
択さた行のメモリセルの書込みを可ｆｆｇにするが、こ
の行のスイッチングトランジスタはこれらのメモリセル
の消去を阻止する。
の書込みと低い値のアドレスの消去との安全条件による
論理的対応付けをＥＥ−ＰＲＯＭ行制御の特別な構成に
より解除する。それぞれ選択された行の行選択信号は選
択さた行のメモリセルの書込みを可ｆｆｇにするが、こ
の行のスイッチングトランジスタはこれらのメモリセル
の消去を阻止する。
たとえば第１の行の選択線ＡＺＩが高電位にあれば、ス
イッチングトランジスタＴＳ１は阻止されている。しか
し、第２の行の選択線ＡＺ２が能動化されていれば、第
２の行を第２の節点に２と接続するスイッチングトラン
ジスタＴＺ２は阻止され第１の行のスイッチングトラン
ジスタＴＳＩは導通状態に制御される。それにより、第
２の節点に２に生ずる電位は第１の行の制御線に接続さ
れるように制御される。いま、論理回路により駆動され
る消去トランジスタＴＬＳが導通状態に制御されている
と、第１の行は消去される。
イッチングトランジスタＴＳ１は阻止されている。しか
し、第２の行の選択線ＡＺ２が能動化されていれば、第
２の行を第２の節点に２と接続するスイッチングトラン
ジスタＴＺ２は阻止され第１の行のスイッチングトラン
ジスタＴＳＩは導通状態に制御される。それにより、第
２の節点に２に生ずる電位は第１の行の制御線に接続さ
れるように制御される。いま、論理回路により駆動され
る消去トランジスタＴＬＳが導通状態に制御されている
と、第１の行は消去される。
この実施例の論理回路の動作過程を以下に説明する。
たとえば第２の行（ＡＺ２−“高”）のなかの１つのア
ドレスの設定後に、なお消去されるメモリセルの場合に
は、データ線に相当する第１の節点に１において、１つ
の“１″が読出される。第１のアンドゲートＧ１の入力
端に与えられるべき評価信号ＥＮが高電位にある１つの
評価段階の間は、フリップフロップＦＦがセットされる
。しかし、選択されたメモリセルが消去されているかぎ
り、第２のアンドゲートＧ３はなおインバータ回路Ｇ２
を介して阻止されており、従ってまた消去スイッチング
トランジスタＴＬＳは阻止されており、また第１の行の
消去は阻止されている。第２のアンドゲートＧ３は、設
定されたメモリセルが０″に書込まれた後に、初でレリ
ーズされる。
ドレスの設定後に、なお消去されるメモリセルの場合に
は、データ線に相当する第１の節点に１において、１つ
の“１″が読出される。第１のアンドゲートＧ１の入力
端に与えられるべき評価信号ＥＮが高電位にある１つの
評価段階の間は、フリップフロップＦＦがセットされる
。しかし、選択されたメモリセルが消去されているかぎ
り、第２のアンドゲートＧ３はなおインバータ回路Ｇ２
を介して阻止されており、従ってまた消去スイッチング
トランジスタＴＬＳは阻止されており、また第１の行の
消去は阻止されている。第２のアンドゲートＧ３は、設
定されたメモリセルが０″に書込まれた後に、初でレリ
ーズされる。
書込み過程と消去過程との間のアドレス切換わりはフリ
ップフロップＦＦをリセット人力ｉＲにおけるアドレス
切換わり信号ＡＤＲを介してリセットし、従って消去過
程は再び阻止される。しかし、１つの既に書込まれた行
がアドレス指定されると、フリップフロップＦＦは阻止
された状態にとどまる。
ップフロップＦＦをリセット人力ｉＲにおけるアドレス
切換わり信号ＡＤＲを介してリセットし、従って消去過
程は再び阻止される。しかし、１つの既に書込まれた行
がアドレス指定されると、フリップフロップＦＦは阻止
された状態にとどまる。
こうしてこの論理回路は、より高い値のＥＥ−ＰＲＯＭ
行の各自由ビットに対して正確に一回１つの低い行が消
去され得ることによって、操作に対して保護された経過
を保証し、その際にこの消去は強制的に必要ではない、
より高い値の行が１つのさらに高い値の行への桁上げビ
ットの書込みに基づいて消去されると、低い値の行の消
去は再びこのいま消去された行の各ビットに対して可能
である。１つの桁上げビットの登録のために必要な経過
はこの論理回路により保証されている。
行の各自由ビットに対して正確に一回１つの低い行が消
去され得ることによって、操作に対して保護された経過
を保証し、その際にこの消去は強制的に必要ではない、
より高い値の行が１つのさらに高い値の行への桁上げビ
ットの書込みに基づいて消去されると、低い値の行の消
去は再びこのいま消去された行の各ビットに対して可能
である。１つの桁上げビットの登録のために必要な経過
はこの論理回路により保証されている。
最も高い値のメモリセルは、この行のスイッチングトラ
ンジスタＴＳｎが導通状態に制御された際にのみ行われ
得る。しかし、このスイッチングトランジスタＴＳｎは
ヒユーズによる保護装置により構成される線ＦＬを介し
て駆動される。このような保護装置は可溶リンクの名の
ちとに知られており、またなかんずくヨーロッパ特許出
願公開第０１２３１７７号明細書に説明されている。回
路の能動化、すなわちこの保護装置の溶断の後に、最も
高い価値のこのメモリ範囲の消去は可能でなく、従って
、最も高い価値のこのメモリ範囲が完全に書込まれてい
ると直ちに、メモリ内の消去過程は阻止される。
ンジスタＴＳｎが導通状態に制御された際にのみ行われ
得る。しかし、このスイッチングトランジスタＴＳｎは
ヒユーズによる保護装置により構成される線ＦＬを介し
て駆動される。このような保護装置は可溶リンクの名の
ちとに知られており、またなかんずくヨーロッパ特許出
願公開第０１２３１７７号明細書に説明されている。回
路の能動化、すなわちこの保護装置の溶断の後に、最も
高い価値のこのメモリ範囲の消去は可能でなく、従って
、最も高い価値のこのメモリ範囲が完全に書込まれてい
ると直ちに、メモリ内の消去過程は阻止される。
図面は未発明の実施例の回路図である。
ＡＳ１〜・・・列選択線
ＡＺ１〜・・・行選択線
ＥＮ・・・評価信号
ＦＦ・・・フリップフロップ
ＦＬ・・・保護された線
Ｇ１、Ｇ３・・・アンドゲート
Ｇ２・・・インバータ回路
に１、Ｋ２・・・節点
Ｌ・・・負荷要素
Ｒ・・・リセット入力端
Ｓ・・・セット入力端
ＴＡＳ・・・スイッチングトランジスタＴＡＺ・・・選
択トランジスタ ＴＬＳ・・・消去スイッチングトランジスタＴＳ・・・
メモリトランジスタ ＴＳ１〜・・・スイッチングトランジスタＵＬ・・・消
去電位 ｔＪＰ・・・プログラム電位
択トランジスタ ＴＬＳ・・・消去スイッチングトランジスタＴＳ・・・
メモリトランジスタ ＴＳ１〜・・・スイッチングトランジスタＵＬ・・・消
去電位 ｔＪＰ・・・プログラム電位
Claims (1)
- 【特許請求の範囲】 １）少なくとも１つのアドレスおよび制御論理回路およ
び１つの不揮発性メモリから成り、このメモリの少なく
とも一部分が電気的に消去可能であり、不揮発性メモリ
のそのつどの減価状態の記憶のために設けられている範
囲のすべてのメモリ場所が読出し可能であり、またビッ
トごとに書込み可能である販売カードのモノリシック集
積可能な電子回路の減価方法において、 販売カードの減価状態の記憶のために設けられているメ
モリの前記範囲がそれぞれ相異なる価値の部分範囲に分
割されており、また多段のカウンタとして利用され、回
路技術的対策に基づいてメモリセルの消去が特定の価値
の１つの部分範囲のすべてのメモリセルに対してのみ同
時に可能であり、また各部分範囲が、すぐ次に高い価値
の部分範囲の前もって書込まれていないメモリセルへの
桁上げビットの書込みが行われた後にのみ消去可能であ
り、この書込みが１つの論理回路により監視されており
、最も高い価値の部分範囲の消去が特別な条件のもとに
のみ可能であることを特徴とする販売カードのモノリシ
ック集積可能な電子回路の減価方法。 ２）最も高い価値の部分範囲の消去が原理的に可能であ
り、しかし非可逆的に特にヒューズの破壊により中断さ
れ得ることを特徴とする請求項１記載の方法。 ３）マトリックス状に配置されており、行選択線（ＡＺ
１、ＡＺ２、・・・）および列選択線（ＡＳ１、・・・
）を介して個々に選択可能である選択トランジスタ（Ｔ
ＡＺ）およびメモリトランジスタ（ＴＳ）を有する２ト
ランジスタメモリセルを有する電気的消去可能なメモリ
を使用して請求項１または２記載の方法を実施するため
のモノリシック集積可能な回路であって、メモリセルが
行ごとにそれらの制御ゲート端子で共通の制御線に接続
されており、メモリセル選択トランジスタ（ＴＡＺ）の
ドレイン端子が列ごとに列線に接続されており、これら
の列線がそれぞれ負荷要素（Ｌ）を介してプログラミン
グ電位（ＵＰ）に接続されており、またゲート端子に接
続されている列選択線（ＡＳ１・・・、ＡＳｍ）を介し
て駆動され得るスイッチングトランジスタ（ＴＡＳ）を
介して１つの共通の第１の回路節点（Ｋ１）に接続され
ている回路において、 個々のメモリセル行の制御線が各１つのスイッチングト
ランジスタ（ＴＳ１、ＴＳ２、・・・、ＴＳ′ｎ）を介
して共通の第２の回路節点（Ｋ２）に接続可能であり、
これらのスイッチングトランジスタ（ＴＳ１、ＴＳ２、
・・・、ＴＳｎ−１）の各々のゲート端子が次に高い価
値の範囲の行選択線に接続されており、また最も高い価
値の範囲のスイッチングトランジスタのゲート端子が特
別に保護された線（ＦＬ）を介して駆動可能であり、第
２の回路節点（Ｋ２）が消去スイッチングトランジスタ
（ＴＬＳ）を介して消去電位（ＵＬ）に接続可能であり
、またこの消去スイッチングトランジスタ（ＴＬＳ）の
スイッチング状態が論理回路により制御されることを特
徴とするモノリシック集積可能な電子回路。４）特別に
保護された線（ＦＬ）がヒューズを備えていることを特
徴とする請求項３記載のモノリシック集積可能な電子回
路。 ５）特別に保護された線（ＦＬ）が保護コードの使用の
もとにのみ能動化され得ることを特徴とする請求項３記
載のモノリシック集積可能な電子回路。 ６）第１の回路節点（Ｋ１）が第１のアンドゲート（Ｇ
１）の一方の入力端とインバータ回路（Ｇ２）の入力端
とに接続されており、第１のアンドゲート（Ｇ１）の他
方の入力端が通常の評価信号（ＥＮ）を与えられること
ができ、第１のアンドゲート（Ｇ１）の出力端がフリッ
プフロップ（ＦＦ）のセット入力端（Ｓ）に接続されて
おり、フリップフロップ（ＦＦ）のリセット入力端（Ｒ
）が各アドレス切換の際にアドレス論理回路からリセッ
ト信号を与えられ、このフリップフロップ（ＦＦ）の出
力端が第２のアンドゲート（Ｇ３）の一方の入力端と接
続されており、この第２のアンドゲート（Ｇ３）の他方
の入力端がインバータ回路（Ｇ２）の出力端に接続され
ており、第２のアンドゲート（Ｇ３）の出力信号が消去
スイッチングトランジスタ（ＴＬＳ）の制御入力端に与
えられるようになっていることを特徴とする請求項３な
いし５の１つに記載のモノリシック集積可能な電子回路
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3742894 | 1987-12-17 | ||
| DE3742894.2 | 1987-12-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022099A true JPH022099A (ja) | 1990-01-08 |
| JP2684606B2 JP2684606B2 (ja) | 1997-12-03 |
Family
ID=6342886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316049A Expired - Lifetime JP2684606B2 (ja) | 1987-12-17 | 1988-12-14 | モノリシック集積可能な電子回路を有する販売カードの減価方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5001332A (ja) |
| EP (1) | EP0321727B1 (ja) |
| JP (1) | JP2684606B2 (ja) |
| AT (1) | ATE73946T1 (ja) |
| DE (1) | DE3869366D1 (ja) |
| DK (1) | DK170009B1 (ja) |
| ES (1) | ES2029710T3 (ja) |
| FI (1) | FI98769C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0445086U (ja) * | 1990-08-09 | 1992-04-16 |
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| FR2700864B1 (fr) * | 1993-01-26 | 1995-04-14 | Monetel | Système détecteur de falsification d'informations mémorisées. |
| FR2703501B1 (fr) * | 1993-04-01 | 1995-05-19 | Gemplus Card Int | Circuit intégré pour carte à mémoire et procédé de décomptage d'unités dans une carte à mémoire. |
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-
1988
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- 1988-12-14 JP JP63316049A patent/JP2684606B2/ja not_active Expired - Lifetime
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- 1988-12-19 US US07/286,520 patent/US5001332A/en not_active Expired - Lifetime
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