JP2003110086A - 積層型半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 製造コストの上昇や端子数の増加を抑えるこ
とが可能な積層型半導体装置を提供する。 【解決手段】 複数の半導体集積回路チップＣ１〜Ｃ４
が積層された積層型半導体装置であって、各半導体集積
回路チップは、自己の識別情報が電気的に書き込まれて
保持される保持回路を備える。
とが可能な積層型半導体装置を提供する。 【解決手段】 複数の半導体集積回路チップＣ１〜Ｃ４
が積層された積層型半導体装置であって、各半導体集積
回路チップは、自己の識別情報が電気的に書き込まれて
保持される保持回路を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、積層型半導体装置
に関する。
に関する。
【０００２】
【従来の技術】メモリカード等に要求される記憶容量の
増大に伴い、メモリチップ等の半導体集積回路チップ
（ＬＳＩチップ）を積層した積層型半導体装置（マルチ
チップデバイス）が提案されている。この積層型半導体
装置は、複数のチップを縦方向に積層するため、各チッ
プを横方向に配置した半導体装置に比べて小型化（小面
積化）をはかることが可能である。
増大に伴い、メモリチップ等の半導体集積回路チップ
（ＬＳＩチップ）を積層した積層型半導体装置（マルチ
チップデバイス）が提案されている。この積層型半導体
装置は、複数のチップを縦方向に積層するため、各チッ
プを横方向に配置した半導体装置に比べて小型化（小面
積化）をはかることが可能である。
【０００３】積層型半導体装置では、各チップ間の電気
的な接続は、例えばチップを貫通するスループラグによ
って行われる。そのため、積層された同一構造のメモリ
チップのなかから所望のチップを選択するためには、チ
ップを能動状態（動作可能状態）にするためのチップイ
ネーブルバー（／ＣＥ）の端子位置をチップ毎に変える
といった手段を講じる必要がある。そのため、各チップ
の構造を共通化することができず、製造コストの上昇を
招くことになる。
的な接続は、例えばチップを貫通するスループラグによ
って行われる。そのため、積層された同一構造のメモリ
チップのなかから所望のチップを選択するためには、チ
ップを能動状態（動作可能状態）にするためのチップイ
ネーブルバー（／ＣＥ）の端子位置をチップ毎に変える
といった手段を講じる必要がある。そのため、各チップ
の構造を共通化することができず、製造コストの上昇を
招くことになる。
【０００４】このような問題に対して、各チップのスル
ープラグ間を接続するバンプの配置パターンを変えるこ
とで、チップセレクトのための各チップのチップイネー
ブルバー或いはチップアドレス信号が入力される端子の
位置を各チップで共通化するという提案がなされている
（特開２０００−４９２７７）。この提案について、図
１０を参照して以下説明する。
ープラグ間を接続するバンプの配置パターンを変えるこ
とで、チップセレクトのための各チップのチップイネー
ブルバー或いはチップアドレス信号が入力される端子の
位置を各チップで共通化するという提案がなされている
（特開２０００−４９２７７）。この提案について、図
１０を参照して以下説明する。
【０００５】各チップＣ１〜Ｃ４はスループラグＰＧを
備え、スループラグＰＧ間はバンプＢＰによって接続さ
れている。図中、Ｐ１で示した部分は、所望のチップを
選択する（能動状態にする）ためのチップアドレス信号
（ＣＡ０，ＣＡ１）が供給される端子部分である。Ｐ２
で示した部分は、チップを特定するための端子が形成さ
れた部分であり、この部分では各チップＣ１〜Ｃ４でバ
ンプＢＰの配置パターンを異ならせている。すなわち、
チップＣ１では三つのスループラグＰＧが全て接地電位
（Ｖｓｓ）に、チップＣ２では二つのスループラグＰＧ
が接地電位に、チップＣ３では一つのスループラグＰＧ
が接地電位に接続され、チップＣ４ではいずれのスルー
プラグＰＧも接地電位には接続されていない。
備え、スループラグＰＧ間はバンプＢＰによって接続さ
れている。図中、Ｐ１で示した部分は、所望のチップを
選択する（能動状態にする）ためのチップアドレス信号
（ＣＡ０，ＣＡ１）が供給される端子部分である。Ｐ２
で示した部分は、チップを特定するための端子が形成さ
れた部分であり、この部分では各チップＣ１〜Ｃ４でバ
ンプＢＰの配置パターンを異ならせている。すなわち、
チップＣ１では三つのスループラグＰＧが全て接地電位
（Ｖｓｓ）に、チップＣ２では二つのスループラグＰＧ
が接地電位に、チップＣ３では一つのスループラグＰＧ
が接地電位に接続され、チップＣ４ではいずれのスルー
プラグＰＧも接地電位には接続されていない。
【０００６】このように、バンプＢＰの配置によって各
チップＣ１〜Ｃ４の接続関係を互いに異ならせること
で、所望のチップを選択するためのチップアドレス信号
ＣＡ０，ＣＡ１の端子位置を各チップで共通化すること
ができる。そして、各チップＣ１〜Ｃ４内に、Ｐ１及び
Ｐ２で示した部分の端子（スループラグＰＧ）の論理値
を入力とする論理回路を構成することで、チップアドレ
ス信号（ＣＡ０，ＣＡ１）によって所望のチップを選択
することができる。
チップＣ１〜Ｃ４の接続関係を互いに異ならせること
で、所望のチップを選択するためのチップアドレス信号
ＣＡ０，ＣＡ１の端子位置を各チップで共通化すること
ができる。そして、各チップＣ１〜Ｃ４内に、Ｐ１及び
Ｐ２で示した部分の端子（スループラグＰＧ）の論理値
を入力とする論理回路を構成することで、チップアドレ
ス信号（ＣＡ０，ＣＡ１）によって所望のチップを選択
することができる。
【０００７】しかしながら、上述した従来技術では、各
チップを共通化することは可能であるが、チップ毎にバ
ンプの配置パターンを変える必要がある。そのため、や
はり製造工程の共通化を十分にはかることができず、製
造コストの上昇を招くことになる。また、図１０のＰ２
で示した部分のチップ特定用端子の数は、チップの積層
数の増大とともに増加するため、チップの積層数が多い
場合には端子数の大幅な増加につながる。
チップを共通化することは可能であるが、チップ毎にバ
ンプの配置パターンを変える必要がある。そのため、や
はり製造工程の共通化を十分にはかることができず、製
造コストの上昇を招くことになる。また、図１０のＰ２
で示した部分のチップ特定用端子の数は、チップの積層
数の増大とともに増加するため、チップの積層数が多い
場合には端子数の大幅な増加につながる。
【０００８】
【発明が解決しようとする課題】以上述べたように、従
来の積層型半導体装置では、バンプの配置パターンを変
えることによって任意のチップを選択するようにしてい
るため、製造工程の共通化が不十分であることに起因す
る製造コストの上昇といった問題や、積層数の増大にと
もなうチップ特定用端子数の増加といった問題があっ
た。
来の積層型半導体装置では、バンプの配置パターンを変
えることによって任意のチップを選択するようにしてい
るため、製造工程の共通化が不十分であることに起因す
る製造コストの上昇といった問題や、積層数の増大にと
もなうチップ特定用端子数の増加といった問題があっ
た。
【０００９】本発明は上記従来の課題に対してなされた
ものであり、製造コストの上昇や端子数の増加を抑える
ことが可能な積層型半導体装置を提供することを目的と
している。
ものであり、製造コストの上昇や端子数の増加を抑える
ことが可能な積層型半導体装置を提供することを目的と
している。
【００１０】
【課題を解決するための手段】本発明に係る積層型半導
体装置は、複数の半導体集積回路チップが積層された積
層型半導体装置であって、前記各半導体集積回路チップ
は、自己の識別情報が電気的に書き込まれて保持される
保持回路を備えることを特徴とする。
体装置は、複数の半導体集積回路チップが積層された積
層型半導体装置であって、前記各半導体集積回路チップ
は、自己の識別情報が電気的に書き込まれて保持される
保持回路を備えることを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００１２】図１は、本実施形態に係る積層型半導体装
置の一構成例を示したものである。
置の一構成例を示したものである。
【００１３】ベース基板ＢＳ上には、複数の半導体集積
回路チップ（ＬＳＩチップ）Ｃ１〜Ｃ４が積層されてい
る。ベース基板ＢＳは、マザーボードとして機能するも
のであり、端子ＢＴＭ及び図示しない配線パターンや電
源等が設けられている。
回路チップ（ＬＳＩチップ）Ｃ１〜Ｃ４が積層されてい
る。ベース基板ＢＳは、マザーボードとして機能するも
のであり、端子ＢＴＭ及び図示しない配線パターンや電
源等が設けられている。
【００１４】各半導体集積回路チップＣ１〜Ｃ４は、実
質的に同一構造となっており、同一の仕様を有してい
る。すなわち、各チップＣ１〜Ｃ４の形状、端子数及び
回路構成等は実質的に同一となっている。実質的に同一
であるとしているのは、例えばリダンダンシー等によっ
て回路構成等が厳密には完全に同一とは言えない場合も
あるためである。各チップＣ１〜Ｃ４において、少なく
ともクロック信号や各種制御信号などが入力される対応
する端子どうしは共通に接続されている。本例では、チ
ップを貫通する導電材からなるスループラグＰＧによっ
て端子ＴＭが構成されており、各チップの対応する端子
どうしはバンプＢＰによって全て共通に接続されてい
る。各チップの端子には、電源端子や各種制御信号及び
データ信号の入出力端子等が含まれており、その中には
所望のチップを能動状態（動作可能状態）にするチップ
セレクトのためのチップアドレス（ＣＡ０，ＣＡ１）を
指定する端子も含まれる。
質的に同一構造となっており、同一の仕様を有してい
る。すなわち、各チップＣ１〜Ｃ４の形状、端子数及び
回路構成等は実質的に同一となっている。実質的に同一
であるとしているのは、例えばリダンダンシー等によっ
て回路構成等が厳密には完全に同一とは言えない場合も
あるためである。各チップＣ１〜Ｃ４において、少なく
ともクロック信号や各種制御信号などが入力される対応
する端子どうしは共通に接続されている。本例では、チ
ップを貫通する導電材からなるスループラグＰＧによっ
て端子ＴＭが構成されており、各チップの対応する端子
どうしはバンプＢＰによって全て共通に接続されてい
る。各チップの端子には、電源端子や各種制御信号及び
データ信号の入出力端子等が含まれており、その中には
所望のチップを能動状態（動作可能状態）にするチップ
セレクトのためのチップアドレス（ＣＡ０，ＣＡ１）を
指定する端子も含まれる。
【００１５】各チップＣ１〜Ｃ４の対応する端子どうし
が共通に接続されているため、チップアドレスＣＡ０及
びＣＡ１を指定するだけでは所望のチップを選択するこ
とはできない。そのため、各チップ内には自己を他のチ
ップから識別するための識別データを電気的に保持（記
憶）する保持回路（図示せず）が設けられている。この
保持回路は、半導体能動素子を含み、保持する情報を電
気的に書き込み可能な構造を有しており、例えば不揮発
性メモリセルを含む回路によって構成されている。本例
では、４層のチップＣ１〜Ｃ４を積層しているため、識
別データは２ビットのコードで表すことができ、例えば
各チップにはそれぞれ（０，０）（０，１）（１，０）
（１，１）の異なるコードが割り当てられる。
が共通に接続されているため、チップアドレスＣＡ０及
びＣＡ１を指定するだけでは所望のチップを選択するこ
とはできない。そのため、各チップ内には自己を他のチ
ップから識別するための識別データを電気的に保持（記
憶）する保持回路（図示せず）が設けられている。この
保持回路は、半導体能動素子を含み、保持する情報を電
気的に書き込み可能な構造を有しており、例えば不揮発
性メモリセルを含む回路によって構成されている。本例
では、４層のチップＣ１〜Ｃ４を積層しているため、識
別データは２ビットのコードで表すことができ、例えば
各チップにはそれぞれ（０，０）（０，１）（１，０）
（１，１）の異なるコードが割り当てられる。
【００１６】図２は、本実施形態に係る積層型半導体装
置の他の構成例を示したものである。基本的な概念につ
いては図１に示した例と同様であり、本例特有の構成に
ついて以下説明する。
置の他の構成例を示したものである。基本的な概念につ
いては図１に示した例と同様であり、本例特有の構成に
ついて以下説明する。
【００１７】本例では、各半導体集積回路チップＣ１〜
Ｃ４は、基板ＳＢＡ１〜ＳＢＡ４に搭載されている。各
基板ＳＢＡ１〜ＳＢＡ４上には、チップの端子ＴＭと後
述するスループラグＴＰとを電気的に接続する配線ＷＲ
が設けられている。各基板ＳＢＡ１〜ＳＢＡ４の間には
基板ＳＢＢ１〜ＳＢＢ４が介在しており、基板ＳＢＢ１
〜ＳＢＢ４の中央に設けられた穴（デバイスホール）に
対応して各チップＣ１〜Ｃ４が配置されている。各基板
ＳＢＡ１〜ＳＢＡ４及び各基板ＳＢＢ１〜ＳＢＢ４に
は、各基板を貫通するスループラグＴＰが設けられてお
り、各スループラグＴＰどうしはバンプＢＰによって接
続されている。
Ｃ４は、基板ＳＢＡ１〜ＳＢＡ４に搭載されている。各
基板ＳＢＡ１〜ＳＢＡ４上には、チップの端子ＴＭと後
述するスループラグＴＰとを電気的に接続する配線ＷＲ
が設けられている。各基板ＳＢＡ１〜ＳＢＡ４の間には
基板ＳＢＢ１〜ＳＢＢ４が介在しており、基板ＳＢＢ１
〜ＳＢＢ４の中央に設けられた穴（デバイスホール）に
対応して各チップＣ１〜Ｃ４が配置されている。各基板
ＳＢＡ１〜ＳＢＡ４及び各基板ＳＢＢ１〜ＳＢＢ４に
は、各基板を貫通するスループラグＴＰが設けられてお
り、各スループラグＴＰどうしはバンプＢＰによって接
続されている。
【００１８】以下の説明では、半導体集積回路チップＣ
１〜Ｃ４としてＮＡＮＤ型Ｅ２ＰＲＯＭ等の不揮発性メ
モリチップを想定し、自己の識別データを保持する保持
回路として不揮発性メモリセルを備えた回路を想定す
る。また、積層型半導体装置としては、図１に示した構
成例を想定する。
１〜Ｃ４としてＮＡＮＤ型Ｅ２ＰＲＯＭ等の不揮発性メ
モリチップを想定し、自己の識別データを保持する保持
回路として不揮発性メモリセルを備えた回路を想定す
る。また、積層型半導体装置としては、図１に示した構
成例を想定する。
【００１９】図３は、各半導体集積回路チップＣ１〜Ｃ
４内に設けられた回路の一例を示した図である。
４内に設けられた回路の一例を示した図である。
【００２０】各チップＣ１〜Ｃ４内の保持回路１１には
自己の識別データとして、例えばチップＣ１には（０，
０）、チップＣ２には（０，１）、チップＣ３には
（１，０）、チップＣ４には（１，１）が保持されてい
る。電源が投入されると、保持回路１１に保持された識
別データのうち、下位ビットはラッチ回路１２ａに、上
位ビットはラッチ回路１２ｂにラッチされる。
自己の識別データとして、例えばチップＣ１には（０，
０）、チップＣ２には（０，１）、チップＣ３には
（１，０）、チップＣ４には（１，１）が保持されてい
る。電源が投入されると、保持回路１１に保持された識
別データのうち、下位ビットはラッチ回路１２ａに、上
位ビットはラッチ回路１２ｂにラッチされる。
【００２１】各チップＣ１〜Ｃ４には、チップアドレス
を入力する端子１３ａ及び１３ｂ（図１に示した端子Ｔ
Ｍのなかの二つ）が設けられており、端子１３ａにはチ
ップアドレスの下位ビットＣＡ０が、端子１３ｂにはチ
ップアドレスの上位ビットＣＡ１が外部から入力され
る。例えば、チップＣ１を選択する場合には、チップア
ドレス（ＣＡ０，ＣＡ１）を（０，０）に設定する。な
お、さらに上位のアドレスを入力する端子を設けること
により、チップＣ１〜Ｃ４のいずれも選択していない状
態を設定することができる。
を入力する端子１３ａ及び１３ｂ（図１に示した端子Ｔ
Ｍのなかの二つ）が設けられており、端子１３ａにはチ
ップアドレスの下位ビットＣＡ０が、端子１３ｂにはチ
ップアドレスの上位ビットＣＡ１が外部から入力され
る。例えば、チップＣ１を選択する場合には、チップア
ドレス（ＣＡ０，ＣＡ１）を（０，０）に設定する。な
お、さらに上位のアドレスを入力する端子を設けること
により、チップＣ１〜Ｃ４のいずれも選択していない状
態を設定することができる。
【００２２】ラッチ回路１２ａの出力及び端子１３ａは
エクスクルーシブノア（ＥＸＮＯＲ）回路１４ａに、ラ
ッチ回路１２ｂの出力及び端子１３ｂはエクスクルーシ
ブノア（ＥＸＮＯＲ）回路１４ｂに接続されており、エ
クスクルーシブノア回路１４ａ及び１４ｂの出力はナン
ド（ＮＡＮＤ）回路１５に入力している。したがって、
チップアドレスＣＡ０とラッチ回路１２ａのデータが等
しく、且つチップアドレスＣＡ１とラッチ回路１２ｂの
データが等しい場合、すなわち端子１３ａ及び１３ｂか
ら入力されるチップアドレスと保持回路１１に保持され
ている識別データが全て等しい場合に限り、ナンド回路
１５の出力チップイネーブルバー（／ＣＥ）はロウレベ
ル（論理値０）となる。／ＣＥ信号は主回路１６（例え
ば、不揮発性メモリチップでは、メモリセルアレイ１６
ａやローデコーダ・カラムデコーダ等の周辺回路１６ｂ
等からなる回路）に供給され、／ＣＥ信号がアクティブ
（／ＣＥ信号がロウレベル）となったチップのみが能動
状態となる。
エクスクルーシブノア（ＥＸＮＯＲ）回路１４ａに、ラ
ッチ回路１２ｂの出力及び端子１３ｂはエクスクルーシ
ブノア（ＥＸＮＯＲ）回路１４ｂに接続されており、エ
クスクルーシブノア回路１４ａ及び１４ｂの出力はナン
ド（ＮＡＮＤ）回路１５に入力している。したがって、
チップアドレスＣＡ０とラッチ回路１２ａのデータが等
しく、且つチップアドレスＣＡ１とラッチ回路１２ｂの
データが等しい場合、すなわち端子１３ａ及び１３ｂか
ら入力されるチップアドレスと保持回路１１に保持され
ている識別データが全て等しい場合に限り、ナンド回路
１５の出力チップイネーブルバー（／ＣＥ）はロウレベ
ル（論理値０）となる。／ＣＥ信号は主回路１６（例え
ば、不揮発性メモリチップでは、メモリセルアレイ１６
ａやローデコーダ・カラムデコーダ等の周辺回路１６ｂ
等からなる回路）に供給され、／ＣＥ信号がアクティブ
（／ＣＥ信号がロウレベル）となったチップのみが能動
状態となる。
【００２３】以上のように、本実施形態に係る積層型半
導体装置は、各チップ内に自己の識別データを電気的に
書き込んで電気的に保持する保持回路を備えているた
め、従来のようにチップセレクトのために各チップの接
続関係を異ならせる必要がない。そのため、バンプの配
置パターンをチップ毎に変える必要がなく、各チップの
製造工程の共通化はもちろんバンプの製造工程の共通化
もはかることができる。また、従来のようにチップ特定
用の多数の端子を設ける必要がないので、チップの積層
数の増大にともなう端子数の大幅な増加を抑えることが
できる。
導体装置は、各チップ内に自己の識別データを電気的に
書き込んで電気的に保持する保持回路を備えているた
め、従来のようにチップセレクトのために各チップの接
続関係を異ならせる必要がない。そのため、バンプの配
置パターンをチップ毎に変える必要がなく、各チップの
製造工程の共通化はもちろんバンプの製造工程の共通化
もはかることができる。また、従来のようにチップ特定
用の多数の端子を設ける必要がないので、チップの積層
数の増大にともなう端子数の大幅な増加を抑えることが
できる。
【００２４】また、保持回路は電気的に書き換え可能な
構造であるため、識別データを書き込んだ後に容易に識
別データを変更することができる。例えば、各チップ間
のチップセレクトのための手段としてバンプの代わりに
ヒューズを用い、ヒューズをレーザによって溶断するこ
とでチップ内の接続パターンを変えるような場合には、
一旦ヒューズを切断した後は接続パターンの変更を行う
ことができないが、本実施形態では必要に応じてデータ
の書き換えを行うことが可能である。
構造であるため、識別データを書き込んだ後に容易に識
別データを変更することができる。例えば、各チップ間
のチップセレクトのための手段としてバンプの代わりに
ヒューズを用い、ヒューズをレーザによって溶断するこ
とでチップ内の接続パターンを変えるような場合には、
一旦ヒューズを切断した後は接続パターンの変更を行う
ことができないが、本実施形態では必要に応じてデータ
の書き換えを行うことが可能である。
【００２５】さらに、電気的な書き込み（書き換え）を
行うことから、各チップを積層した後に識別データを書
き込むこともでき、例えば電源を投入する度に識別デー
タを書き込むといったことも可能である。
行うことから、各チップを積層した後に識別データを書
き込むこともでき、例えば電源を投入する度に識別デー
タを書き込むといったことも可能である。
【００２６】次に、本実施形態に係る積層型半導体装置
の製造方法の一例について、図４に示したフローチャー
トを参照して説明する。本例は、各チップの積層前に識
別データを書き込む例である。
の製造方法の一例について、図４に示したフローチャー
トを参照して説明する。本例は、各チップの積層前に識
別データを書き込む例である。
【００２７】まず、所定の製造工程にしたがって、半導
体能動素子や配線等の回路及びスループラグを半導体ウ
エハに形成し、さらにスループラグ上にパッドを形成す
る（Ｓ１１）。続いて、プレダイソートにより不良チッ
プの検出を行い、不良セルの特定と不良セルの救済を行
うリダンダンシーを実施する。リダンダンシーはレーザ
溶断で行ってもよいし、電気的な切り換えによって行っ
てもよい。この工程において、保持回路への識別データ
の書き込みを行う。書き込み方法は、不揮発性メモリセ
ルに対する通常の書き込み方法と同様である（Ｓ１
２）。なお、不良セルの救済のためのリダンダンシー回
路内にも、識別データを保持する保持回路と同一の構
造、すなわち不揮発性メモリセルを用いれば、リダンダ
ンシー及び識別データの書き込みに当たって、共通の書
き込み方法を用いることができ、工程を簡略化するうえ
で有効となる。
体能動素子や配線等の回路及びスループラグを半導体ウ
エハに形成し、さらにスループラグ上にパッドを形成す
る（Ｓ１１）。続いて、プレダイソートにより不良チッ
プの検出を行い、不良セルの特定と不良セルの救済を行
うリダンダンシーを実施する。リダンダンシーはレーザ
溶断で行ってもよいし、電気的な切り換えによって行っ
てもよい。この工程において、保持回路への識別データ
の書き込みを行う。書き込み方法は、不揮発性メモリセ
ルに対する通常の書き込み方法と同様である（Ｓ１
２）。なお、不良セルの救済のためのリダンダンシー回
路内にも、識別データを保持する保持回路と同一の構
造、すなわち不揮発性メモリセルを用いれば、リダンダ
ンシー及び識別データの書き込みに当たって、共通の書
き込み方法を用いることができ、工程を簡略化するうえ
で有効となる。
【００２８】続いて、先に形成したパッド上にバンプを
形成する（Ｓ１３）。このバンプ形成工程は、Ｓ１２の
工程の前に行ってもよい。さらに、ファイナルダイソー
ト及びバーンインを行う（Ｓ１４）。
形成する（Ｓ１３）。このバンプ形成工程は、Ｓ１２の
工程の前に行ってもよい。さらに、ファイナルダイソー
ト及びバーンインを行う（Ｓ１４）。
【００２９】次に、ウエハの裏面から研削処理等を行っ
てウエハを薄くし、さらにダイシングによってウエハを
チップに分離する（Ｓ１５）。その後、チップの選別を
行い（Ｓ１６）、さらにチップの積層、組み立てを行う
（Ｓ１７）。チップの積層の際には、書き込まれた識別
データが互いに異なるチップを積層する。例えば、チッ
プＣ１では（０，０）、チップＣ２では（０，１）、チ
ップＣ３では（１，０）、チップＣ４では（１，１）と
いうように、各チップの識別データが互いに異なるよう
にする。
てウエハを薄くし、さらにダイシングによってウエハを
チップに分離する（Ｓ１５）。その後、チップの選別を
行い（Ｓ１６）、さらにチップの積層、組み立てを行う
（Ｓ１７）。チップの積層の際には、書き込まれた識別
データが互いに異なるチップを積層する。例えば、チッ
プＣ１では（０，０）、チップＣ２では（０，１）、チ
ップＣ３では（１，０）、チップＣ４では（１，１）と
いうように、各チップの識別データが互いに異なるよう
にする。
【００３０】なお、本例においては、保持回路への識別
データの書き込みは各チップを積層する前であればよ
く、例えばファイナルダイソート工程の際に書き込み処
理を行うようにしてもよい。すなわち、本実施形態の積
層型半導体装置は、識別データを保持回路に電気的に書
き込んで保持するため、所望の時点で識別データの書き
込みを行うことが可能である。
データの書き込みは各チップを積層する前であればよ
く、例えばファイナルダイソート工程の際に書き込み処
理を行うようにしてもよい。すなわち、本実施形態の積
層型半導体装置は、識別データを保持回路に電気的に書
き込んで保持するため、所望の時点で識別データの書き
込みを行うことが可能である。
【００３１】次に、本実施形態に係る積層型半導体装置
の動作例（電源投入後の動作例）について、図５に示し
たフローチャートを参照して説明する。
の動作例（電源投入後の動作例）について、図５に示し
たフローチャートを参照して説明する。
【００３２】積層型半導体装置に電源が投入（パワーオ
ン）されると（Ｓ２１）、各チップはパワーオンリセッ
トされ（Ｓ２２）、一定期間の待機状態の後（Ｓ２
３）、各チップのＲ／Ｂ（レディ／ビジー）信号端子が
Ｂ（ビジー）状態にセットされる（Ｓ２４）。次に、不
良アドレスデータを読み出してセットする初期設定デー
タリード処理（Ｓ２５）、制御電圧値データを読み出し
てセットする初期設定データリード処理（Ｓ２６）、保
持回路に保持されている識別データを読み出してセット
する初期設定データリード処理（Ｓ２７）、さらにその
他のデータを読み出してセットする初期設定データリー
ド処理（Ｓ２８）を行う。Ｓ２７の処理は、図３で示し
た例では、保持回路１１に保持されている識別データを
ラッチ回路１２ａ及び１２ｂにラッチする処理に対応す
る。その後、Ｒ／Ｂ信号端子をＲ（レディ）状態、すな
わち外部からのアクセスが可能なスタンバイ状態にセッ
トする（Ｓ２９）。
ン）されると（Ｓ２１）、各チップはパワーオンリセッ
トされ（Ｓ２２）、一定期間の待機状態の後（Ｓ２
３）、各チップのＲ／Ｂ（レディ／ビジー）信号端子が
Ｂ（ビジー）状態にセットされる（Ｓ２４）。次に、不
良アドレスデータを読み出してセットする初期設定デー
タリード処理（Ｓ２５）、制御電圧値データを読み出し
てセットする初期設定データリード処理（Ｓ２６）、保
持回路に保持されている識別データを読み出してセット
する初期設定データリード処理（Ｓ２７）、さらにその
他のデータを読み出してセットする初期設定データリー
ド処理（Ｓ２８）を行う。Ｓ２７の処理は、図３で示し
た例では、保持回路１１に保持されている識別データを
ラッチ回路１２ａ及び１２ｂにラッチする処理に対応す
る。その後、Ｒ／Ｂ信号端子をＲ（レディ）状態、すな
わち外部からのアクセスが可能なスタンバイ状態にセッ
トする（Ｓ２９）。
【００３３】以上のようにして初期設定を行った後、図
３で示したように、端子１３ａ及び１３ｂに外部からチ
ップアドレス信号ＣＡ０及びＣＡ１を入力することで、
チップＣ１〜Ｃ４のなかから所望のチップを選択するこ
とができる。
３で示したように、端子１３ａ及び１３ｂに外部からチ
ップアドレス信号ＣＡ０及びＣＡ１を入力することで、
チップＣ１〜Ｃ４のなかから所望のチップを選択するこ
とができる。
【００３４】次に、本実施形態に係る積層型半導体装置
の製造方法の他の例について、図６に示したフローチャ
ートを参照して説明する。
の製造方法の他の例について、図６に示したフローチャ
ートを参照して説明する。
【００３５】図６に示したフローチャートと図４に示し
たフローチャートを比較すればわかるように、本例で
は、Ｓ３２のステップで識別データの書き込み処理は行
わず、チップＣ１〜Ｃ４を積層した後に、Ｓ３８のステ
ップで保持回路に識別データの書き込み処理を行うよう
にしている。その他の基本的な処理（Ｓ３１、Ｓ３３〜
Ｓ３７）については図４に示した例と同様である。
たフローチャートを比較すればわかるように、本例で
は、Ｓ３２のステップで識別データの書き込み処理は行
わず、チップＣ１〜Ｃ４を積層した後に、Ｓ３８のステ
ップで保持回路に識別データの書き込み処理を行うよう
にしている。その他の基本的な処理（Ｓ３１、Ｓ３３〜
Ｓ３７）については図４に示した例と同様である。
【００３６】このように、本実施形態に係る積層型半導
体装置では、各チップ内に自己の識別データを電気的に
書き込んで保持する保持回路を備えているため、各チッ
プを積層した後でも識別データを保持回路に書き込むこ
とが可能である。以下、各チップ積層後に識別データを
書き込む処理の具体例について説明する。
体装置では、各チップ内に自己の識別データを電気的に
書き込んで保持する保持回路を備えているため、各チッ
プを積層した後でも識別データを保持回路に書き込むこ
とが可能である。以下、各チップ積層後に識別データを
書き込む処理の具体例について説明する。
【００３７】図７は上記処理を行うための識別情報設定
回路の構成例を示したブロック図であり、図７に示すよ
うな回路が各チップＣ１〜Ｃ４内にそれぞれ同一構成で
形成されている。また、以下に述べる各端子も各チップ
Ｃ１〜Ｃ４に同一構成で形成されており、各端子は共通
に接続されている。
回路の構成例を示したブロック図であり、図７に示すよ
うな回路が各チップＣ１〜Ｃ４内にそれぞれ同一構成で
形成されている。また、以下に述べる各端子も各チップ
Ｃ１〜Ｃ４に同一構成で形成されており、各端子は共通
に接続されている。
【００３８】端子２１には入力制御回路２２が接続され
ており、例えば端子２１に外部から制御信号を入力する
ことで、入力制御回路２２から発振回路２３に発振開始
信号が送出される。入力制御回路２２には電圧発生回路
２４も接続されており、電圧発生回路２４では入力制御
回路２２からの信号を受けて所定の電圧を発生する。電
圧発生回路２４の電圧はキャパシタ（チップ内の寄生容
量を用いる）２５に徐々に充電され、キャパシタ２５の
充電電圧は時間の経過とともにしだいに上昇する。キャ
パシタ２５の充電電圧は電圧検出回路２６によって検出
され、充電電圧が所定値に到達したときに電圧検出回路
２６から発振回路２３に発振終了信号が送出され、発振
回路２３の発振が停止する。
ており、例えば端子２１に外部から制御信号を入力する
ことで、入力制御回路２２から発振回路２３に発振開始
信号が送出される。入力制御回路２２には電圧発生回路
２４も接続されており、電圧発生回路２４では入力制御
回路２２からの信号を受けて所定の電圧を発生する。電
圧発生回路２４の電圧はキャパシタ（チップ内の寄生容
量を用いる）２５に徐々に充電され、キャパシタ２５の
充電電圧は時間の経過とともにしだいに上昇する。キャ
パシタ２５の充電電圧は電圧検出回路２６によって検出
され、充電電圧が所定値に到達したときに電圧検出回路
２６から発振回路２３に発振終了信号が送出され、発振
回路２３の発振が停止する。
【００３９】発振回路２３にはカウンタ回路２７が接続
されており、カウンタ回路２７では発振回路２３からの
発振信号をクロック信号としてカウントを行う。すなわ
ち、上述した発振開始信号が生じてから発振終了信号が
生じるまでの時間がカウンタ回路２７によってカウント
されることになる。キャパシタ２５の容量や発振回路２
３の発振周期はチップ毎にばらつくため、カウンタ回路
２７でのカウント値は通常各チップＣ１〜Ｃ４間で通常
異なったものとなる。
されており、カウンタ回路２７では発振回路２３からの
発振信号をクロック信号としてカウントを行う。すなわ
ち、上述した発振開始信号が生じてから発振終了信号が
生じるまでの時間がカウンタ回路２７によってカウント
されることになる。キャパシタ２５の容量や発振回路２
３の発振周期はチップ毎にばらつくため、カウンタ回路
２７でのカウント値は通常各チップＣ１〜Ｃ４間で通常
異なったものとなる。
【００４０】カウンタ回路２８は、端子２９を介して外
部から供給されるクロック信号によってカウント動作を
行う。このクロック信号は、カウンタ回路２７でのカウ
ント動作が終了した後、外部から各チップに入力するよ
うにする。カウンタ回路２７及び２８のカウント値は一
致検出回路３０に入力しており、一致検出回路３０から
はカウンタ回路２７及び２８の両カウント値が一致した
ときに一致信号が出力される。先に述べたように、カウ
ンタ回路２７でのカウント値は各チップＣ１〜Ｃ４間で
異なっているため、一致検出回路３０から一致信号が出
力されるタイミングも各チップＣ１〜Ｃ４間で異なった
ものとなる。
部から供給されるクロック信号によってカウント動作を
行う。このクロック信号は、カウンタ回路２７でのカウ
ント動作が終了した後、外部から各チップに入力するよ
うにする。カウンタ回路２７及び２８のカウント値は一
致検出回路３０に入力しており、一致検出回路３０から
はカウンタ回路２７及び２８の両カウント値が一致した
ときに一致信号が出力される。先に述べたように、カウ
ンタ回路２７でのカウント値は各チップＣ１〜Ｃ４間で
異なっているため、一致検出回路３０から一致信号が出
力されるタイミングも各チップＣ１〜Ｃ４間で異なった
ものとなる。
【００４１】一致検出回路３０からの一致信号は、プル
アップ抵抗３２が接続されたトランジスタ３１を介して
端子３３に出力される。端子３３は各チップＣ１〜Ｃ４
で共通に接続されているため、あるチップで生じた一致
信号は他のチップにも供給されることになる。自己のチ
ップ内で生じた一致信号（トランジスタ３１の出力信
号）及び他のチップで生じた一致信号（端子３３を介し
て入力する一致信号）は、クロック信号として遅延回路
３４を介してカウンタ回路（本例では２ビット構成）３
５に入力する。したがって、カウンタ回路３５のカウン
ト値は、各チップで一致信号が生じる毎にカウントアッ
プされる。
アップ抵抗３２が接続されたトランジスタ３１を介して
端子３３に出力される。端子３３は各チップＣ１〜Ｃ４
で共通に接続されているため、あるチップで生じた一致
信号は他のチップにも供給されることになる。自己のチ
ップ内で生じた一致信号（トランジスタ３１の出力信
号）及び他のチップで生じた一致信号（端子３３を介し
て入力する一致信号）は、クロック信号として遅延回路
３４を介してカウンタ回路（本例では２ビット構成）３
５に入力する。したがって、カウンタ回路３５のカウン
ト値は、各チップで一致信号が生じる毎にカウントアッ
プされる。
【００４２】一致検出回路３０からの一致信号はゲート
回路３６にも入力しており、自己のチップで生じた一致
信号によってゲート回路３６が導通状態となり、カウン
タ回路３５のカウント値がゲート回路３６を介してラッ
チ回路３７にラッチされる。カウンタ回路３５の入力に
は遅延回路３４が接続されていることから、一致信号が
生じる前のカウント値がラッチ回路３７にラッチされる
ことになる。例えば、チップＣ１で最初に一致信号が生
じた場合には、チップＣ１のカウンタ回路３５のカウン
ト値は“００”であり、この値“００”がチップＣ１の
ラッチ回路３７にラッチされる。その次にチップＣ２で
一致信号が生じた場合には、チップＣ２のカウンタ回路
３５のカウント値は“０１”であり、この値“０１”が
チップＣ２のラッチ回路３７にラッチされる。このよう
にして、各チップＣ１〜Ｃ４内のラッチ回路３７には、
それぞれ異なったカウント値“００”“０１”“１０”
及び“１１”がラッチされる。
回路３６にも入力しており、自己のチップで生じた一致
信号によってゲート回路３６が導通状態となり、カウン
タ回路３５のカウント値がゲート回路３６を介してラッ
チ回路３７にラッチされる。カウンタ回路３５の入力に
は遅延回路３４が接続されていることから、一致信号が
生じる前のカウント値がラッチ回路３７にラッチされる
ことになる。例えば、チップＣ１で最初に一致信号が生
じた場合には、チップＣ１のカウンタ回路３５のカウン
ト値は“００”であり、この値“００”がチップＣ１の
ラッチ回路３７にラッチされる。その次にチップＣ２で
一致信号が生じた場合には、チップＣ２のカウンタ回路
３５のカウント値は“０１”であり、この値“０１”が
チップＣ２のラッチ回路３７にラッチされる。このよう
にして、各チップＣ１〜Ｃ４内のラッチ回路３７には、
それぞれ異なったカウント値“００”“０１”“１０”
及び“１１”がラッチされる。
【００４３】各チップＣ１〜Ｃ４内のラッチ回路３７に
ラッチされた値は、各チップＣ１〜Ｃ４内の保持回路
（図３の保持回路１１に対応）３８に書き込まれ、各チ
ップＣ１〜Ｃ４内の保持回路３８には互いに異なった
値、すなわち互いに異なった識別データが記憶されるこ
とになる。
ラッチされた値は、各チップＣ１〜Ｃ４内の保持回路
（図３の保持回路１１に対応）３８に書き込まれ、各チ
ップＣ１〜Ｃ４内の保持回路３８には互いに異なった
値、すなわち互いに異なった識別データが記憶されるこ
とになる。
【００４４】図８は、図７に示した回路の動作の一例を
示したフローチャートである。
示したフローチャートである。
【００４５】電源投入（Ｓ４１）の後、端子２１に制御
信号が入力されると、入力制御回路２２からの発振開始
信号によって発振回路２３での発振動作が開始され（Ｓ
４２）、発振信号をクロックとしてカウンタ２７でのカ
ウント動作が開始される（Ｓ４３）。電圧検出回路２６
から発振終了信号が出力され、全チップＣ１〜Ｃ４のカ
ウント動作が終了すると（Ｓ４４）、各チップＣ１〜Ｃ
４は一旦待機状態となる（Ｓ４５）。
信号が入力されると、入力制御回路２２からの発振開始
信号によって発振回路２３での発振動作が開始され（Ｓ
４２）、発振信号をクロックとしてカウンタ２７でのカ
ウント動作が開始される（Ｓ４３）。電圧検出回路２６
から発振終了信号が出力され、全チップＣ１〜Ｃ４のカ
ウント動作が終了すると（Ｓ４４）、各チップＣ１〜Ｃ
４は一旦待機状態となる（Ｓ４５）。
【００４６】その後、各チップに端子２９から共通の外
部クロック信号を入力し、各チップのカウンタ回路２８
で外部クロック信号をカウントする（Ｓ４６）。各チッ
プでは、先に述べたように、一致検出回路３０での一致
検出動作、ラッチ回路３７へのカウント値のラッチ動作
等が行われる。
部クロック信号を入力し、各チップのカウンタ回路２８
で外部クロック信号をカウントする（Ｓ４６）。各チッ
プでは、先に述べたように、一致検出回路３０での一致
検出動作、ラッチ回路３７へのカウント値のラッチ動作
等が行われる。
【００４７】各チップＣ１〜Ｃ４におけるカウンタ２７
のカウント値は寄生容量の充電時間のばらつき等により
通常は互いに異なったものとなるが、２以上のチップで
カウンタ２７のカウント値がたまたま等しくなっている
場合もある。このような場合には、上記２以上のチップ
において一致検出回路３０から同時に一致信号が生じる
ため、それらのチップのラッチ回路３７にラッチされる
カウント値は互いに等しくなる。そこで、ラッチ回路３
７にラッチされたカウント値が各チップ間で互いに異な
っているか否かを判断する（Ｓ４７）。本例では、ラッ
チ回路３７自体にラッチされているカウント値を比較す
る代わりに、端子３３から出力される一致信号を外部装
置でカウントするようにしている。２以上のチップでラ
ッチ回路３７のカウント値が等しくなる場合には、それ
らのチップでは端子３３から同時に一致信号が生じてい
るため、外部装置でのカウント値は３以下となる。した
がって、外部装置でのカウント値が３以下の場合には、
端子２１に制御信号を入力してカウンタ２７、２８及び
３５のリセット等を行い、各チップのラッチ回路３７に
ラッチされるカウント値が互いに異なった値となるまで
（外部装置でのカウント値が４となるまで）、繰り返し
上述した処理と同様の処理を行う。
のカウント値は寄生容量の充電時間のばらつき等により
通常は互いに異なったものとなるが、２以上のチップで
カウンタ２７のカウント値がたまたま等しくなっている
場合もある。このような場合には、上記２以上のチップ
において一致検出回路３０から同時に一致信号が生じる
ため、それらのチップのラッチ回路３７にラッチされる
カウント値は互いに等しくなる。そこで、ラッチ回路３
７にラッチされたカウント値が各チップ間で互いに異な
っているか否かを判断する（Ｓ４７）。本例では、ラッ
チ回路３７自体にラッチされているカウント値を比較す
る代わりに、端子３３から出力される一致信号を外部装
置でカウントするようにしている。２以上のチップでラ
ッチ回路３７のカウント値が等しくなる場合には、それ
らのチップでは端子３３から同時に一致信号が生じてい
るため、外部装置でのカウント値は３以下となる。した
がって、外部装置でのカウント値が３以下の場合には、
端子２１に制御信号を入力してカウンタ２７、２８及び
３５のリセット等を行い、各チップのラッチ回路３７に
ラッチされるカウント値が互いに異なった値となるまで
（外部装置でのカウント値が４となるまで）、繰り返し
上述した処理と同様の処理を行う。
【００４８】各チップのラッチ回路３７にラッチされた
カウント値が各チップ間で互いに異なっている場合（外
部装置でのカウント値が４の場合）には、各チップのラ
ッチ回路３７にラッチされたカウント値が、各チップの
保持回路３８に識別データとして書き込まれる（Ｓ４
８）。
カウント値が各チップ間で互いに異なっている場合（外
部装置でのカウント値が４の場合）には、各チップのラ
ッチ回路３７にラッチされたカウント値が、各チップの
保持回路３８に識別データとして書き込まれる（Ｓ４
８）。
【００４９】なお、各チップのラッチ回路３７或いはカ
ウンタ２７のカウント値自体を比較して、２以上のチッ
プでカウント値が互いに等しい場合に、上述したのと同
様にしてＳ４２からの処理を繰り返すようにしてもよ
い。
ウンタ２７のカウント値自体を比較して、２以上のチッ
プでカウント値が互いに等しい場合に、上述したのと同
様にしてＳ４２からの処理を繰り返すようにしてもよ
い。
【００５０】以上のように、寄生容量への充電時間等、
所定の動作に費やされる時間のチップ間でのばらつきを
利用することにより、各チップを積層した後でも各保持
回路に互いに異なった識別情報を書き込むことが可能と
なる。
所定の動作に費やされる時間のチップ間でのばらつきを
利用することにより、各チップを積層した後でも各保持
回路に互いに異なった識別情報を書き込むことが可能と
なる。
【００５１】図７及び図８で説明した例では、寄生容量
への充電時間等のチップ間でのばらつきを利用して、各
チップ内の保持回路に互いに異なる識別データを記憶す
るようにしたが、その他任意の動作に費やされる時間の
チップ間でのばらつきが利用可能であり、例えばメモリ
セル（メモリセルアレイ内のメモリセル）への書き込み
時間のチップ間でのばらつきを利用するようにしてもよ
い。
への充電時間等のチップ間でのばらつきを利用して、各
チップ内の保持回路に互いに異なる識別データを記憶す
るようにしたが、その他任意の動作に費やされる時間の
チップ間でのばらつきが利用可能であり、例えばメモリ
セル（メモリセルアレイ内のメモリセル）への書き込み
時間のチップ間でのばらつきを利用するようにしてもよ
い。
【００５２】図９は、このような方法を利用して識別デ
ータを記憶する場合の動作を示したフローチャートであ
る。なお、回路構成については図示しないが、図７のカ
ウンタ２７への入力までの構成が異なるだけであり、カ
ウンタ２７及びそれ以降の構成（参照番号２７〜３８の
構成）については図７の例と同様である。
ータを記憶する場合の動作を示したフローチャートであ
る。なお、回路構成については図示しないが、図７のカ
ウンタ２７への入力までの構成が異なるだけであり、カ
ウンタ２７及びそれ以降の構成（参照番号２７〜３８の
構成）については図７の例と同様である。
【００５３】電源投入（Ｓ５１）及びパワーオンリセッ
ト（Ｓ５２）の後、各チップをテストモードにして（Ｓ
５３）、メモリセルへの書き込み動作を開始し、書き込
み開始と同時にカウンタ（図７のカウンタ２７に相当）
の動作を開始する（Ｓ５４）。全チップＣ１〜Ｃ４の書
き込みが終了してカウント動作が終了すると（Ｓ５
５）、各チップＣ１〜Ｃ４は一旦待機状態となる（Ｓ５
６）。その後の基本的な処理（Ｓ５７〜Ｓ５９）につい
ては図８に示した例と同様である。
ト（Ｓ５２）の後、各チップをテストモードにして（Ｓ
５３）、メモリセルへの書き込み動作を開始し、書き込
み開始と同時にカウンタ（図７のカウンタ２７に相当）
の動作を開始する（Ｓ５４）。全チップＣ１〜Ｃ４の書
き込みが終了してカウント動作が終了すると（Ｓ５
５）、各チップＣ１〜Ｃ４は一旦待機状態となる（Ｓ５
６）。その後の基本的な処理（Ｓ５７〜Ｓ５９）につい
ては図８に示した例と同様である。
【００５４】このように、本例においても図８に示した
例と同様、各チップ積層後に保持回路に識別データを書
き込むことが可能である。なお、本例ではメモリセルへ
の書き込み時間のばらつきを利用したが、消去時間のば
らつきを利用してもよく、さらに書き込み時間及び消去
時間両者のばらつきを利用してもよい。
例と同様、各チップ積層後に保持回路に識別データを書
き込むことが可能である。なお、本例ではメモリセルへ
の書き込み時間のばらつきを利用したが、消去時間のば
らつきを利用してもよく、さらに書き込み時間及び消去
時間両者のばらつきを利用してもよい。
【００５５】以上、本発明の実施形態を説明したが、本
実施形態は以下のような変更を行うことも可能である。
実施形態は以下のような変更を行うことも可能である。
【００５６】上述した実施形態では保持回路を主回路内
のメモリセルアレイとは別に設けたが、メモリセルアレ
イ内のメモリセルを保持回路のメモリセルとして代用し
てもよい。
のメモリセルアレイとは別に設けたが、メモリセルアレ
イ内のメモリセルを保持回路のメモリセルとして代用し
てもよい。
【００５７】また、上述した実施形態では、半導体集積
回路チップとして不揮発性メモリチップを、保持回路と
して不揮発性メモリセルからなる回路を想定して説明を
行ったが、これ以外のチップや保持回路を用いることも
可能である。例えば、図６〜図９で説明したように、各
チップ積層後に保持回路に識別データを書き込む場合に
は、半導体集積回路チップとしてＤＲＡＭ等の揮発性メ
モリチップを、保持回路としてＤＲＡＭ用の揮発性メモ
リセルからなる回路を用いるようにしてもよい。例えば
ＤＲＡＭチップでは、電源オフによってメモリセルアレ
イのデータが消失するため、保持回路に保持されていた
識別データが電源オフ時に消失するものの、電源をオン
したときに新たに識別データを保持回路に記憶させるよ
うにすれば問題はない。要するに、保持回路には電源投
入前に予め識別データが記憶されていなくてもよく、電
源投入の度に保持回路に識別データを記憶させるように
してもよい。さらに、保持回路としては、電気的に書き
換え可能な構造に何ら限定されるものではなく、電気的
な書き込みが可能であれば、例えばアンチヒューズ素子
などを用いたＰＲＯＭのように、一旦設定された自己の
識別情報がその後書き換えられることなく保持され続け
るものであってもよい。
回路チップとして不揮発性メモリチップを、保持回路と
して不揮発性メモリセルからなる回路を想定して説明を
行ったが、これ以外のチップや保持回路を用いることも
可能である。例えば、図６〜図９で説明したように、各
チップ積層後に保持回路に識別データを書き込む場合に
は、半導体集積回路チップとしてＤＲＡＭ等の揮発性メ
モリチップを、保持回路としてＤＲＡＭ用の揮発性メモ
リセルからなる回路を用いるようにしてもよい。例えば
ＤＲＡＭチップでは、電源オフによってメモリセルアレ
イのデータが消失するため、保持回路に保持されていた
識別データが電源オフ時に消失するものの、電源をオン
したときに新たに識別データを保持回路に記憶させるよ
うにすれば問題はない。要するに、保持回路には電源投
入前に予め識別データが記憶されていなくてもよく、電
源投入の度に保持回路に識別データを記憶させるように
してもよい。さらに、保持回路としては、電気的に書き
換え可能な構造に何ら限定されるものではなく、電気的
な書き込みが可能であれば、例えばアンチヒューズ素子
などを用いたＰＲＯＭのように、一旦設定された自己の
識別情報がその後書き換えられることなく保持され続け
るものであってもよい。
【００５８】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【００５９】
【発明の効果】本発明によれば、各チップ内に自己の識
別データを保持する回路を備えていることから、製造工
程の共通化や端子数増加の防止等をはかることが可能と
なり、低コストの積層型半導体装置を得ることが可能と
なる。
別データを保持する回路を備えていることから、製造工
程の共通化や端子数増加の防止等をはかることが可能と
なり、低コストの積層型半導体装置を得ることが可能と
なる。
【図１】本発明の実施形態に係る積層型半導体装置の構
成の一例を示した図。
成の一例を示した図。
【図２】本発明の実施形態に係る積層型半導体装置の構
成の他の例を示した図。
成の他の例を示した図。
【図３】本発明の実施形態に係り、半導体集積回路チッ
プ内に設けられた回路の一例を示した図。
プ内に設けられた回路の一例を示した図。
【図４】本発明の実施形態に係る積層型半導体装置の製
造方法の一例を示したフローチャート。
造方法の一例を示したフローチャート。
【図５】本発明の実施形態に係る積層型半導体装置につ
いて電源投入後の動作例を示したフローチャート。
いて電源投入後の動作例を示したフローチャート。
【図６】本発明の実施形態に係る積層型半導体装置の製
造方法の他の例を示したフローチャート。
造方法の他の例を示したフローチャート。
【図７】本発明の実施形態に係り、半導体集積回路チッ
プ内に設けられた識別情報設定回路の構成例を示したブ
ロック図。
プ内に設けられた識別情報設定回路の構成例を示したブ
ロック図。
【図８】本発明の実施形態に係り、識別情報の設定方法
の一例を示したフローチャート。
の一例を示したフローチャート。
【図９】本発明の実施形態に係り、識別情報の設定方法
の他の例を示したフローチャート。
の他の例を示したフローチャート。
【図１０】従来技術に係る積層型半導体装置の構成例を
示した図。
示した図。
ＢＳ…ベース基板
Ｃ１〜Ｃ４…半導体集積回路チップ
ＢＴＭ、ＴＭ…端子
ＰＧ…スループラグ
ＢＰ…バンプ
ＣＡ０、ＣＡ１…チップアドレス
ＳＢＡ１〜ＳＢＡ４、ＳＢＢ１〜ＳＢＢ４…基板
ＷＲ…配線
１１…保持回路
１２ａ、１２ｂ…ラッチ回路
１３ａ、１３ｂ…端子
１４ａ、１４ｂ…エクスクルーシブノア回路
１５…ナンド回路
１６…主回路
１６ａ…メモリセルアレイ
１６ｂ…周辺回路
２１、２９、３３…端子
２２…入力制御回路
２３…発振回路
２４…電圧発生回路
２５…キャパシタ
２６…電圧検出回路
２７、２８、３５…カウンタ回路
３０…一致検出回路
３１…トランジスタ
３２…プルアップ抵抗
３４…遅延回路
３６…ゲート回路
３７…ラッチ回路
３８…保持回路
Claims (7)
- 【請求項１】複数の半導体集積回路チップが積層された
積層型半導体装置であって、 前記各半導体集積回路チップは、自己の識別情報が電気
的に書き込まれて保持される保持回路を備えることを特
徴とする積層型半導体装置。 - 【請求項２】前記各半導体集積回路チップ内の回路構成
は互いに実質的に同一であることを特徴とする請求項１
に記載の積層型半導体装置。 - 【請求項３】前記各半導体集積回路チップはチップセレ
クトのための信号が入力される複数の端子を有し、各半
導体集積回路チップの対応する前記複数の端子どうしは
全て共通に接続されていることを特徴とする請求項１に
記載の積層型半導体装置。 - 【請求項４】前記保持回路は、保持される情報を電気的
に書き換え可能な構造を有することを特徴とする請求項
１に記載の積層型半導体装置。 - 【請求項５】前記保持回路は、不揮発性メモリセルを含
むことを特徴とする請求項１に記載の積層型半導体装
置。 - 【請求項６】前記各半導体集積回路チップは、各半導体
集積回路チップが積層された状態で自己の保持回路に自
己の識別情報を設定する識別情報設定回路をさらに備え
ることを特徴とする請求項１に記載の積層型半導体装
置。 - 【請求項７】前記識別情報設定回路は、所定の動作に費
やされる時間の各半導体集積回路チップ間での相違に基
づいて自己の保持回路に自己の識別情報を設定すること
を特徴とする請求項６に記載の積層型半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001375022A JP3959264B2 (ja) | 2001-09-29 | 2001-09-29 | 積層型半導体装置 |
| TW091122148A TW564526B (en) | 2001-09-29 | 2002-09-26 | Laminated type semiconductor device |
| US10/255,960 US6791175B2 (en) | 2001-09-29 | 2002-09-27 | Stacked type semiconductor device |
| KR10-2002-0059094A KR100506105B1 (ko) | 2001-09-29 | 2002-09-28 | 적층형 반도체 장치 |
| CNB021440697A CN1224102C (zh) | 2001-09-29 | 2002-09-29 | 层叠型半导体装置 |
| US10/902,291 US6991964B2 (en) | 2001-09-29 | 2004-07-30 | Stacked type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001375022A JP3959264B2 (ja) | 2001-09-29 | 2001-09-29 | 積層型半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003110086A true JP2003110086A (ja) | 2003-04-11 |
| JP2003110086A5 JP2003110086A5 (ja) | 2005-08-11 |
| JP3959264B2 JP3959264B2 (ja) | 2007-08-15 |
Family
ID=19183475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001375022A Expired - Fee Related JP3959264B2 (ja) | 2001-09-29 | 2001-09-29 | 積層型半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6791175B2 (ja) |
| JP (1) | JP3959264B2 (ja) |
| KR (1) | KR100506105B1 (ja) |
| CN (1) | CN1224102C (ja) |
| TW (1) | TW564526B (ja) |
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