JP2020516071A - 不揮発性メモリセルアレイエントロピに基づいて乱数を生成するためのシステム及び方法 - Google Patents

不揮発性メモリセルアレイエントロピに基づいて乱数を生成するためのシステム及び方法 Download PDF

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Abstract

一意の識別番号を生成し、複数のメモリセル及びコントローラを含む、メモリデバイス。メモリセルのそれぞれは、半導体基板内に形成された第１及び第２の領域であって、基板のチャネル領域は、第１の領域と第２の領域との間に延在する、第１及び第２の領域と、チャネル領域の第１の部分の上に絶縁されて配設される浮遊ゲートと、チャネル領域の第２の部分の上に絶縁されて配設される選択ゲートと、を含む。コントローラは、メモリセルがチャネル領域のそれぞれを介して漏洩電流を発生させるためにサブスレッショルド状態にある間に、メモリセルの第１の領域に１つ以上の正電圧を印加し、漏洩電流を測定し、測定された漏洩電流に基づいて数を生成するように構成される。【選択図】図３

Description

本出願は、参照により本明細書に組み込まれる、２０１７年３月３０日に出願された米国特許仮出願第６２／４７９，１９３号及び２０１８年２月２６日に出願された米国特許出願第１５／９０５，７２０号の利益を主張するものである。
本発明は、不揮発性メモリデバイスに関する。
現在、半導体デバイスには、セキュリティ用途のために一意の識別子を生成するためのオンチップ乱数発生器を含む用途が存在する。一意の識別子は、類似のデバイスが同じウェハに基づいている場合であっても、その類似のデバイスにおいて乱数を再作成することが不可能でないとしても困難である方法で生成されるべきである。この乱数は、デバイスの寿命にわたって固定され、変更されない。
スタンドアロン型チップ、又は埋め込み型不揮発性メモリを有する半導体デバイスのいずれにおいても、プログラム可能な不揮発性メモリは、その普及により、一意の識別番号を提供するための理想的な候補となっている。例えば、米国特許第７，１４２，４５２号には、不揮発性メモリアレイの製造に伴う固有のランダム性をセキュアロックとして利用することが記載されている。具体的には、それぞれのメモリセルの初期ビット値（すなわち、プログラム状態）は未知であり、製造後に変化する。それぞれのセルが２つのプログラミング状態（プログラムされている、及びプログラムされていない）だけを有する場合、１つの３２ビットパターンのセルだけで、４億を超える２の３２乗になるそのパターンと別のパターンが一致する確率が提供される。したがって、初期プログラミング状態に基づく数値の識別番号が生成され得る。
初期プログラミング状態はある程度のランダム性を提供するが、ほとんどの場合、ほとんどのセルはプログラムされているか又はプログラムされていないかのどちらかであるため、真のランダム性は提供されない。任意の所与のセルがプログラムされた状態又はプログラムされていない状態のいずれかである確率をほぼ５０／５０にすることは困難である。したがって、初期プログラミング状態のみでは、過剰な数のメモリセルを使用せずに真に一意の識別番号は提供されないであろう。
不揮発性メモリアレイ製造の固有のランダム性を利用して、真に一意の識別番号を生成する必要性が存在する。
上記の問題及び必要性は、複数のメモリセル及びコントローラを含むメモリデバイスによって対処される。メモリセルのそれぞれは、半導体基板内に形成された第１及び第２の領域であって、基板のチャネル領域は、第１の領域と第２の領域との間に延在する、第１及び第２の領域と、チャネル領域の第１の部分の上に絶縁されて配設される浮遊ゲートと、チャネル領域の第２の部分の上に絶縁されて配設される選択ゲートと、を含む。コントローラは、メモリセルがチャネル領域のそれぞれを介して漏洩電流を発生させるためにサブスレッショルド状態にある間に、１つ以上の正電圧をメモリセルの第１の領域に印加し、漏洩電流を測定し、測定された漏洩電流に基づいて数を生成するように構成される。
メモリデバイスは、複数のメモリセルの対及びコントローラを含むことができ、メモリセルのそれぞれの対は、半導体基板内に形成された第１、第２、及び第３の領域であって、基板の第１のチャネル領域は、第１の領域と第２の領域との間に延在し、基板の第２のチャネル領域は、第２の領域と第３の領域との間に延在する、第１、第２、及び第３の領域と、第１のチャネル領域の第１の部分の上に絶縁されて配設される第１の浮遊ゲートと、第２のチャネル領域の第１の部分の上に絶縁されて配設される第２の浮遊ゲートと、第１のチャネル領域の第２の部分の上に絶縁されて配設される第１の選択ゲートと、第２のチャネル領域の第２の部分の上に絶縁されて配設される第２の選択ゲートと、を含む。コントローラは、メモリセルが第１及び第２のチャネル領域のそれぞれを介して漏洩電流を発生させるためにサブスレッショルド状態にある間に、１つ以上の正電圧をメモリセルの第２の領域に、又は第１及び第３の領域に印加し、漏洩電流を測定し、測定された漏洩電流に基づいて数を生成するように構成される。
複数のメモリセルを含むメモリデバイスを識別する方法。メモリセルのそれぞれは、半導体基板内に形成された第１及び第２の領域であって、基板のチャネル領域は、第１の領域と第２の領域との間に延在する、第１及び第２の領域と、チャネル領域の第１の部分の上に絶縁されて配設される浮遊ゲートと、チャネル領域の第２の部分の上に絶縁されて配設される選択ゲートと、を含む。この方法は、メモリセルがチャネル領域のそれぞれを介して漏洩電流を発生させるためにサブスレッショルド状態にある間に、１つ以上の正電圧をメモリセルの第１の領域に印加するステップと、漏洩電流を測定するステップと、測定された漏洩電流に基づいて数を生成するステップと、を含む。
複数のメモリセルの対を含むメモリデバイスを識別する方法。メモリセルのそれぞれの対は、半導体基板内に形成された第１、第２、及び第３の領域であって、基板の第１のチャネル領域は、第１の領域と第２の領域との間に延在し、基板の第２のチャネル領域は、第２の領域と第３の領域との間に延在する、第１、第２、及び第３の領域と、第１のチャネル領域の第１の部分の上に絶縁されて配設される第１の浮遊ゲートと、第２のチャネル領域の第１の部分の上に絶縁されて配設される第２の浮遊ゲートと、第１のチャネル領域の第２の部分の上に絶縁されて配設される第１の選択ゲートと、第２のチャネル領域の第２の部分の上に絶縁されて配設される第２の選択ゲートと、を含む。この方法は、メモリセルが第１及び第２のチャネル領域のそれぞれを介して漏洩電流を発生させるためにサブスレッショルド状態にある間に、１つ以上の正電圧をメモリセルの第２の領域に、又は第１及び第３の領域に印加するステップと、漏洩電流を測定するステップと、測定された漏洩電流に基づいて数を生成するステップと、を含む。
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
４つの導電ゲートを有するメモリセルの側断面図である。 メモリセルのアレイの一部分を示す概略図である。 メモリセルのアレイに一意の乱数を生成するために使用される、メモリセルの対を示す概略図である。 ３つの導電ゲートを有するメモリセルの側断面図である。 ２つの導電ゲートを有するメモリセルの側断面図である。 本発明によるメモリデバイスのアーキテクチャを示す図である。
本発明は、不揮発性メモリセルの製造エントロピのランダム性を利用し、増強して、そのデバイスに一意の識別子を生成するシステム及び方法である。本発明は、４ゲート不揮発性メモリセルアレイに関して論じられるが、追加ゲート又はより少ないゲートを有する他のメモリセル構成を使用することができる。
米国特許第７，９２７，９９４号は、４つのゲートを有する分割ゲート不揮発性メモリセルデバイス、及びその動作を開示している。この分割ゲートメモリセルデバイスは、行及び列に配列されたメモリセルのアレイを含む。図１は、半導体基板１２上に形成されたそのようなメモリセルの対を図示する。ソース及びドレイン拡散領域１６／１４は、基板１２中に形成され、それらの間にチャネル領域１８を画定する。メモリセルのそれぞれは、チャネル領域１８の第１の部分の上に絶縁されて配設される選択ゲート２０（ワード線ゲートとも呼ばれる）、チャネル領域１８の第２の部分及びソース領域１６の一部分の上に絶縁されて配設される浮遊ゲート２２、ソース領域１６の一部分の上に絶縁されて配設される消去ゲート２４、並びに浮遊ゲート２２の上に絶縁されて配設される制御ゲート２６の４つの導電ゲートを有する。消去ゲート２４は、浮遊ゲート２２上に垂直に配設される上部（例えば、垂直オーバーハング）を有し得ることが好ましい。
メモリセルは、インターレース様式で分離領域の列によって分けられたそのようなメモリセルの列をもって、アレイに配列される。メモリセルの各列は、端から端に配列される、図１のメモリセルの対を含み、それにより、メモリセルの各対は、同一のソース領域１６を共有し、隣接する対は、同一のドレイン領域１４を共有する。メモリセルの全行のための選択ゲート２０は、それぞれのワード線２０ａが、メモリセルのそれぞれの列においてメモリセルのうちの１つのための選択ゲート２０を形成する（すなわち、それぞれのワード線が選択ゲート２０の行を共に電気的に接続する）ように、単一の導電線２０ａ（ワード線ＷＬと一般に称される）として形成される。制御ゲート２６は、メモリセルの行に沿って延在する連続制御ゲート線２６ａとして同様に形成され（すなわち、制御ゲート２６の行を共に電気的に接続する）、消去ゲート２４も、メモリセルの行に沿って延在する連続消去ゲート線２４ａとして同様に形成される（すなわち、消去ゲート２４の行を共に電気的に接続する）。ソース領域１６は、行方向に延在するソース線１６ａとして連続的に形成され、ソース領域１６でメモリセルの対の全行のために働く（すなわち、ソース領域１６の行を共に電気的に接続する）。導電ビット線コンタクト７２は、ドレイン１４をビット線７０に電気的に接続し、それによりドレイン領域１４の各列は、ビット線７０によって共に電気的に接続される。図２は、メモリアレイの一部分の模式図を図示する。
個々の標的メモリセルは、標的メモリセルの選択線（すなわち、標的メモリセルと関連付けられた、ワード線２０、ビット線７０、ソース線１６、制御ゲート線２６、及び消去ゲート線２４）に種々の電圧を印加することによって、また、非選択線（すなわち、標的メモリセルと関連付けられていない、ワード線２０、ビット線７０、ソース線１６、制御ゲート線２６、及び消去ゲート線２４）に種々の電圧を印加することによって、消去、プログラム、及び読み出しされ得る。
例えば、消去動作のためには、以下の電圧を、選択（Ｓｅｌ．）線及び非選択（Ｕｎｓｅｌ．）線に印加してもよい。
Figure 2020516071
 消去中、９〜１１ボルトの電圧を消去ゲート２４に印加して、電子に浮遊ゲート２２から消去ゲート２４までトンネリングさせる。約−６〜−９ボルトの任意の負電圧を選択制御ゲート２６に印加してもよい。その場合、選択消去ゲート２４に印加する電圧は、およそ７〜９ボルトに下げてもよい。１１．５ボルトの電圧を選択消去ゲート線２４に、ゼロ電圧を他の全ての線に使用することも既知である。
プログラミングのためには、以下の電圧を、選択（Ｓｅｌ．）線及び非選択（Ｕｎｓｅｌ．）線に印加してもよい。
Figure 2020516071
 プログラミング中、標的メモリセルは、浮遊ゲート下にあるチャネルの部分が反転した、効率的な高温電子注入を通してプログラムされる。３〜６ボルトの中電圧を選択ソース線ＳＬに印加して、高温電子を生成する。高連結比を利用し、浮遊ゲート２２に連結する電圧を最大化するために、選択制御ゲート２６及び消去ゲート２４を高電圧（６〜９ボルト）にバイアスをかける。浮遊ゲートに連結する高電圧は、浮遊ゲートチャネル反転を含み、水平電界を分割区域に集中させて、浮遊ゲート２２上に注入される高温電子をより効率的に生成する。加えて、電圧は、垂直方向に高電界を提供して、高温電子を浮遊ゲートに引き付け、注入エネルギー障壁を下げる。
以下のプログラミング電圧の組み合わせを使用することも既知である。
Figure 2020516071
読み出しのためには、以下の電圧を、選択（Ｓｅｌ．）線及び非選択（Ｕｎｓｅｌ．）線に印加してもよい。
Figure 2020516071
 読み出し動作中、プログラム動作と読み出し動作との間の均衡に応じて、選択制御ゲート２６及び選択消去ゲート２４上の電圧は、各々が浮遊ゲートに連結されるため、均衡が取られ得る。故に、選択制御ゲート２６及び選択消去ゲート２４のそれぞれに印加される電圧は、最適なウインドウを得るために、０〜３．７ボルトの範囲の電圧の組み合わせであることができる。加えて、容量性ＲＣ連結が原因で選択制御ゲート２６上の電圧が不適であるため、選択消去ゲート２４上の電圧は、より早い読み出し動作をもたらし得る。選択ワード線上に１．２ボルトの電圧を、及び非選択制御ゲート２６上に２．５ボルトの電圧を印加することも、読み出し動作において既知である。読み出し動作中、選択ゲート上の電圧は、選択ゲート２０下のチャネル領域の部分を作動させる（導電性にする）。浮遊ゲートを電子によってプログラムする場合、浮遊ゲート下のチャネル領域の部分は、導電しないか、又は僅かな導電しか提供しないであろう。浮遊ゲートを電子によってプログラムしない場合、浮遊ゲート下のチャネル領域は、導電性となるであろう。チャネル領域の導電性は、浮遊ゲートが電子によってプラグラムされているか否かを判定するために検知される。
メモリセルのアレイに一意の乱数を生成することは、この目的のためにアレイ内の所定の数のメモリセルを専用化することによって達成される。これらの専用セルは、好ましくは決してプログラムも消去もされないが、代わりに、それらの元の製造状態に維持される（すなわち、これらのメモリセルのプログラム状態は、メモリアレイが製造される時点で存在したプログラム状態から変更されない）。差動検知を使用してこれらのメモリセルを対で読み出すことにより（情報のそれぞれのビットに対して４個のメモリセルを必要とする）、サブスレッショルド動作では（選択ゲートがオフであり、その結果、選択ゲートの下のチャネル領域がオフになることを意味し、任意の検出された読み出し電流は漏洩電流のみである）、漏洩電流は、セルのランダム性を測る正しい尺度を提供することが発見されている。
図３は、このサブスレッショルドの差動検知を最もよく示している。この図は、８個のメモリセル（すなわち、４対のメモリセル）を概略的に示し、メモリセルのそれぞれの対は列方向に延在し、異なるビット線７０に接続され、全て共通のソース線１６ａを共有する。サブスレッショルド電圧（例えば、０．７Ｖ〜１．５Ｖ）がソース線１６ａに印加され、残りの線／領域上にゼロ又は非常に小さい電圧が印加される）検知増幅器４０によって検出及び測定されるそれぞれのビット線上のメモリセルのそれぞれの対に対して漏洩電流Ｉが生成される。例えば、漏洩電流Ｉ1は、ビット線７０1上の第１のセルの対から生成され、メモリセルのそれぞれはそのソースからそのドレインへ電流を漏洩させ、２つのメモリセルからの全電流漏洩は、Ｉ1となり、Ｉ2は、ビット線７０2上の第２のセルの対から生成され、Ｉ3は、ビット線７０3上の第３のセルの対から生成される、というようになる。差動検知は、ビット線７０2上の全漏洩電流Ｉ2からビット線７０1上の全漏洩電流Ｉ1を減算して、第１のビット値（正の結果が１と見なされ、負の結果が０と見なされる）を決定し、ビット線７０3上の全漏洩電流Ｉ3からビット線７０2上の全漏洩電流Ｉ2を減算して、第２のビット値（正の結果は１と見なされ、負の結果は０と見なされる）を決定し、ビット線７０4上の全漏洩電流Ｉ4からビット線７０3上の全漏洩電流Ｉ3を減算して、第３のビット値（正の結果は１と見なされ、負の結果は０と見なされる）を決定する、などのように達成される。情報のそれぞれのビット値は、２つのビット線に組み合わされた４つのメモリセルの漏洩電流から導出され、２つの組み合わせた電流は互いに減算されて、単一のビット値を反映する正又は負の結果をもたらす。これは、ランダムである数（メモリセル製造のセル間のランダム性を反映する）を提供する、専用メモリセルの全てに対するこれらの単一ビット値の組み合わせである。この単一ビット値の組み合わせは、メモリセルアレイに一意であり、メモリセルアレイを組み込んだ製品の寿命にわたって、メモリセルアレイから確実かつ反復可能に読み出すことができる。漏洩電流を減算することは、１つの漏洩電流を別の漏洩電流から実際に減算することによって、又は測定された漏洩電流から決定された漏洩電流値を減算することによって実施され得る。差動検知は、代わりに、測定された漏洩電流を比較することによって実施され得る。漏洩電流を比較することは、２つの漏洩電流を実際に比較することによって、又は測定された漏洩電流から決定された漏洩電流値を比較することによって実施され得る。例えば、１又は０のバイナリ決定は、より高い番号のビット線上の漏洩電流が、より低い番号のビット線上の漏洩電流よりも大きいかどうかに基づいて決定され得る。
信号の完全性及びメモリセルのランダム性を向上させるために、この乱数生成に専用の行の対又は更にはメモリセルのセクタを使用することが好ましい。いずれの目的にも使用されないメモリセルのバッファゾーン（すなわち、隣接する行及び／又は列）を利用することが望ましい場合がある。バッファゾーン内のセルの読み出し、プログラミング、及び消去を行わないことにより、乱数を生成するために使用されるメモリセルの元のランダム性を妨害する機会が低減される。
この技術は、多くの利点を有する。第１に、２つの隣接するセルからの電流を組み合わせる（合計する）ことによって、任意の所与のビット線で得られた電流信号は、個々のセルのおよそ２倍になり、測定値をより正確にする。第２に、検知／読み出し時間は電流振幅の関数であるため、読み出しプロセスははるかに速くなる。第３に、差動検知とは、経時的に誤差又はドリフトを招き得る、任意のスレッショルド又は基準値の比較が存在する必要がないことを意味する。第４に、メモリアレイのうちのいずれかを構造的に変更することなく、乱数生成が達成される。第５に、隣接するメモリセルを１つにまとめ、それらの電流を合計することによって、隣接するセルにおける製造類似性が排除される。
代替的な実施形態では、乱数を生成するために使用されるメモリセルは、ソフトに（すなわち軽く）プログラム又は消去され得る。これにより、製造のばらつきからのみ生じる自然なランダム性よりも大きい人工ランダム性が生成され得る。他の代替実施形態は、検知増幅器によって測定される漏洩電流信号を増加させるために、メモリセルがスレッショルドにより近いが、なおサブスレッショルドにあるように、ワード線２０ａ及び／又は制御ゲート線２６ａに小さなバイアスを印加することを含む。加えて、任意の所与のビット線上の２対以上のメモリセルを使用して、漏洩電流を発生させて、より高い全漏洩電流を発生させることができる（すなわち、２つ以上のソース線１６ａに正電圧を供給して、それに接続されたメモリセルを介して漏洩電流を発生させることができる）。最後に、サブスレッショルド電圧（例えば、０．７Ｖ〜１．５Ｖ）をソース線１６Ａの代わりにビット線７０に印加することができ、漏洩電流の方向は反転される。
本発明は、４つのゲートを有する分割ゲートメモリセルに限定されない。具体的には、制御ゲート２６及び／又は消去ゲート２４を欠くメモリセルを有するメモリデバイスにおいて、同じ乱数生成を実施することができる。例えば、図４は、図１のメモリセルと同じ要素を有する分割ゲートメモリセルの代替実施形態を示しているが、別個の制御及び消去ゲートを有する代わりに、ソース領域１６の上に絶縁されて配設される単一のプログラム／消去（ＰＥ）ゲート２８が存在する（すなわち、これは、３ゲート設計である）。メモリセルの対は、ＰＥゲート２８に高電圧をかけて、浮遊ゲート２２からＰＥゲート２８へと電子のトンネリングを生じさせることにより消去され得る。データの格納及び読み出しに使用される通常動作の場合、それぞれのメモリセルは、選択ゲート２２、ＰＥゲート２８、及びソース領域１１６に正電圧をかけ、かつドレイン領域１４に電流をかけて、チャネル領域１８を通って流れる電流から浮遊ゲート２２へと電子を注入することによりプログラムされ得る。それぞれのメモリセルは、選択ゲート２０及びドレイン領域１４に正電圧をかけ、電流の流れを検知することにより読み出され得る。
図５は、図１のメモリセルと同じ要素を有するが、いずれの制御ゲートも消去ゲートも有しない、分割ゲートメモリセルの別の代替実施形態を示す。この実施形態では、選択ゲート２０は、浮遊ゲート２２の上方及びその上に延在する上部を有する。メモリセルは、選択ゲート２０に高い正電圧、かつソース領域及びドレイン領域１６／１４に基準電圧をかけて、浮遊ゲート２２から選択ゲート２０へと電子のトンネリングを生じさせることにより消去され得る。データを記憶する及び読み出すために使用される通常動作の場合、メモリセルは、ドレイン領域１４に接地電位、ソース領域１６に正電圧、及び選択ゲート２０に正電圧をかけることによってプログラムされ得る。次に、電子は、いくつかの電子を加速及び加熱しながら、ドレイン領域１４からソース領域１６に向かって流れ、それによって、電子が浮遊ゲート２２に注入される（浮遊ゲートを負に帯電したままにする−プログラム状態）。メモリセルは、ドレイン領域１４に接地電位、ソース領域１６に正電圧、及び制御ゲート２２に正電圧をかけ（制御ゲート２２下のチャネル領域部分をオンする）、電流の流れを検知することにより読み出され得る。
本発明のメモリデバイスのアーキテクチャが、図６に例証される。メモリデバイスは、不揮発性メモリセルのアレイ５０を含み、それは２つの分離した平面上に隔離され得る（平面Ａ ５２ａ及び平面Ｂ ５２ｂ）。メモリセルは、半導体基板１２に複数の行及び列に配列され、単一のチップ上に形成された、図１及び図４〜図５に示されたタイプであることができる。不揮発性メモリセルのアレイに隣接して、アドレスをデコードし、選択されたメモリセルに対する読み出し、プログラム、消去動作中、様々なメモリセルゲートに様々な電圧を提供するために使用される、アドレスデコーダ（例えば、ＸＤＥＣ５４（ロウデコーダ）、ＳＬＤＲＶ５６、ＹＭＵＸ５８（カラムデコーダ）、及びＨＶＤＥＣ６０）及びビット線コントローラ（ＢＬＩＮＨＣＴＬ６２）がある。列デコーダは、検知増幅器４０を含む。コントローラ６６（制御回路を備える）は、様々なデバイス素子を制御し、各動作（プログラム、消去、読み出し）を、対象のメモリセル上で実現する。電荷ポンプＣＨＲＧＰＭＰ６４は、コントローラ６６の制御下にて、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。コントローラ６６はまた、メモリデバイスに関連付けられた乱数を決定するために、サブスレッショルド動作における上述の差動検知を実施する。
本発明は、本明細書に図示した上記実施形態（複数可）に限定されるものではなく、任意の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は単に代表的なものであり、いずれの請求項も限定するものと見なされるべきではない。上記の減算又は比較には、互いに隣接するビット線が関与するが、任意のビット線間の比較の任意の組み合わせを使用することができる。
本明細書で使用される、用語「〜上に（over）」及び「〜の上に（on）」は共に、「直接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板上に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
代替的な実施形態では、乱数を生成するために使用されるメモリセルは、ソフトに（すなわち軽く）プログラム又は消去され得る。これにより、製造のばらつきからのみ生じる自然なランダム性よりも大きい人工ランダム性が生成され得る。他の代替実施形態は、検知増幅器によって測定される漏洩電流信号を増加させるために、メモリセルがスレッショルドにより近いが、なおサブスレッショルドにあるように、ワード線２０ａ及び／又は制御ゲート線２６ａに小さなバイアスを印加することを含む。加えて、任意の所与のビット線上の２対以上のメモリセルを使用して、漏洩電流を発生させて、より高い全漏洩電流を発生させることができる（すなわち、２つ以上のソース線１６ａに正電圧を供給して、それに接続されたメモリセルを介して漏洩電流を発生させることができる）。最後に、サブスレッショルド電圧（例えば、０．７Ｖ〜１．５Ｖ）をソース線１６Ｂの代わりにビット線７０に印加することができ、漏洩電流の方向は反転される。
本発明は、４つのゲートを有する分割ゲートメモリセルに限定されない。具体的には、制御ゲート２６及び／又は消去ゲート２４を欠くメモリセルを有するメモリデバイスにおいて、同じ乱数生成を実施することができる。例えば、図４は、図１のメモリセルと同じ要素を有する分割ゲートメモリセル３０の代替実施形態を示しているが、別個の制御及び消去ゲートを有する代わりに、ソース領域１６の上に絶縁されて配設される単一のプログラム／消去（ＰＥ）ゲート３２が存在する（すなわち、これは、３ゲート設計である）。メモリセルの対は、ＰＥゲート３２に高電圧をかけて、浮遊ゲート２２からＰＥゲート３２へと電子のトンネリングを生じさせることにより消去され得る。データの格納及び読み出しに使用される通常動作の場合、それぞれのメモリセルは、選択ゲート２０、ＰＥゲート３２、及びソース領域１６に正電圧をかけ、かつドレイン領域１４に電流をかけて、チャネル領域１８を通って流れる電流から浮遊ゲート２２へと電子を注入することによりプログラムされ得る。それぞれのメモリセルは、選択ゲート２０及びドレイン領域１４に正電圧をかけ、電流の流れを検知することにより読み出され得る。

Claims (22)

  1. メモリデバイスであって、
    複数のメモリセルであって、前記メモリセルのそれぞれは、
    半導体基板内に形成された第１及び第２の領域であって、前記基板のチャネル領域は、前記第１の領域と前記第２の領域との間に延在する、第１及び第２の領域と、
    前記チャネル領域の第１の部分の上に絶縁されて配設される浮遊ゲートと、
    前記チャネル領域の第２の部分の上に絶縁されて配設される選択ゲートと、を含む、複数のメモリセルと、
    コントローラであって、
    前記メモリセルが前記チャネル領域のそれぞれを介して漏洩電流を発生させるためにサブスレッショルド状態にある間に、１つ以上の正電圧を前記メモリセルの前記第１の領域に印加し、
    前記漏洩電流を測定し、
    前記測定された漏洩電流に基づいて数を生成するように構成されている、コントローラと、を備える、メモリデバイス。
  2. 前記コントローラは、前記メモリセルの第１の対に対する前記測定された漏洩電流を、前記メモリセルの第２の対に対する前記測定された漏洩電流から減算する、又は前記メモリセルの第２の対に対する前記測定された前記漏洩電流と比較することにより、前記数の少なくとも一部を生成するように構成されている、請求項１に記載のデバイス。
  3. 前記メモリセルの第１の対は互いに隣接して配設され、前記メモリセルの第２の対は互いに隣接して配設され、前記デバイスは、
    前記メモリセルの第１の対の前記第２の領域に接続された第１のビット線と、
    前記メモリセルの第２の対の前記第２の領域に接続された第２のビット線と、を更に備え、
    前記コントローラは、前記第１のビット線上の漏洩電流を、前記第２のビット線上の漏洩電流から減算する、又は前記第２のビット線上の前記漏洩電流と比較することによって、前記数の少なくとも一部を生成するように構成されている、請求項１に記載のデバイス。
  4. 前記メモリセルの第１の対は互いに隣接して配設され、前記メモリセルの第２の対は互いに隣接して配設され、前記デバイスは、
    前記メモリセルの第１の対の前記第１の領域に接続された第１のビット線と、
    前記メモリセルの第２の対の前記第１の領域に接続された第２のビット線と、を更に備え、
    前記コントローラは、前記第１のビット線上の漏洩電流を、前記第２のビット線上の漏洩電流から減算する、又は前記第２のビット線上の前記漏洩電流と比較することによって、前記数の少なくとも一部を生成するように構成されている、請求項１に記載のデバイス。
  5. 前記メモリセルのそれぞれは、
    前記第１の領域の上に絶縁されて配設される消去ゲートを更に含む、請求項１に記載のデバイス。
  6. 前記メモリセルのそれぞれは、
    前記浮遊ゲートの上に絶縁されて配設される制御ゲートを更に含む、請求項４に記載のデバイス。
  7. 前記コントローラは、
    前記メモリセルがサブスレッショルド状態にある間に、正電圧を前記選択ゲートに印加するように、更に構成されている、請求項１に記載のデバイス。
  8. 前記コントローラは、
    前記メモリセルがサブスレッショルド状態にある間に、正電圧を前記制御ゲートに印加するように、更に構成されている、請求項６に記載のデバイス。
  9. メモリデバイスであって、
    複数のメモリセルの対であって、前記メモリセルのそれぞれの対は、
    半導体基板内に形成された第１、第２、及び第３の領域であって、前記基板の第１のチャネル領域は、前記第１の領域と前記第２の領域との間に延在し、前記基板の第２のチャネル領域は、前記第２の領域と前記第３の領域との間に延在する、第１、第２、及び第３の領域と、
    前記第１のチャネル領域の第１の部分の上に絶縁されて配設される第１の浮遊ゲートと、
    前記第２のチャネル領域の第１の部分の上に絶縁されて配設される第２の浮遊ゲートと、
    前記第１のチャネル領域の第２の部分の上に絶縁されて配設される第１の選択ゲートと、
    前記第２のチャネル領域の第２の部分の上に絶縁されて配設される第２の選択ゲートと、を含む、複数のメモリセルの対と、
    コントローラであって、
    前記メモリセルが前記第１及び第２のチャネル領域のそれぞれを介して漏洩電流を発生させるためにサブスレッショルド状態にある間に、１つ以上の正電圧を前記メモリセルの前記第２の領域に、又は前記第１及び第３の領域に印加し、
    前記漏洩電流を測定し、
    前記測定された漏洩電流に基づいて数を生成するように構成されている、コントローラと、を備える、メモリデバイス。
  10. 前記メモリセルの１対に対する前記第１及び第２のチャネル領域からの前記漏洩電流を受容するために、前記メモリセルの前記１対に対する前記第１及び第３の領域にそれぞれ接続されている、複数のビット線を更に備え、
    前記コントローラは、前記ビット線のうちの１つにある漏洩電流を、前記ビット線のうちの別の１つにある漏洩電流から減算する、又は前記ビット線のうちの別の１つにある前記漏洩電流と比較することによって、前記数の少なくとも一部を生成するように構成されている、請求項９に記載のデバイス。
  11. 前記ビット線のそれぞれについて、そこにある前記漏洩電流は、前記メモリセルの１対に対する前記第１のチャネル領域からの前記漏洩電流、及び第２のチャネル領域からの前記漏洩電流である、請求項１０に記載のデバイス。
  12. 複数のメモリセルを含むメモリデバイスを識別する方法であって、前記メモリセルのそれぞれは、
    半導体基板内に形成された第１及び第２の領域であって、前記基板のチャネル領域は、前記第１の領域と前記第２の領域との間に延在する、第１及び第２の領域と、
    前記チャネル領域の第１の部分の上に絶縁されて配設される浮遊ゲートと、
    前記チャネル領域の第２の部分の上に絶縁されて配設される選択ゲートと、を含み、
    前記方法は、
    前記メモリセルが前記チャネル領域のそれぞれを介して漏洩電流を発生させるためにサブスレッショルド状態にある間に、１つ以上の正電圧を前記メモリセルの前記第１の領域に印加するステップと、
    前記漏洩電流を測定するステップと、
    前記測定された漏洩電流に基づいて数を生成するステップと、を含む、方法。
  13. 前記数を生成するステップは、前記メモリセルの第１の対に対する前記測定された漏洩電流を、前記メモリセルの第２の対に対する前記測定された漏洩電流から減算するステップ、又は前記メモリセルの第２の対に対する前記測定された漏洩電流と比較するステップを少なくとも部分的に含む、請求項１２に記載の方法。
  14. 前記メモリセルの第１の対は互いに隣接して配設され、前記メモリセルの第２の対は互いに隣接して配設され、
    前記デバイスは、
    前記メモリセルの第１の対の前記第２の領域に接続された第１のビット線と、
    前記メモリセルの第２の対の前記第２の領域に接続された第２のビット線と、を更に備え、
    前記番号を生成するステップは、前記第１のビット線上の漏洩電流を、第２のビット線上の漏洩電流から減算するステップ、又は前記第２のビット線上の前記漏洩電流と比較するステップを少なくとも部分的に含む、請求項１２に記載の方法。
  15. 前記メモリセルの第１の対は互いに隣接して配設され、前記メモリセルの第２の対は互いに隣接して配設され、
    前記デバイスは、
    前記メモリセルの第１の対の前記第１の領域に接続された第１のビット線と、
    前記メモリセルの第２の対の前記第１の領域に接続された第２のビット線と、を更に備え、
    前記番号を生成するステップは、前記第１のビット線上の漏洩電流を、第２のビット線上の漏洩電流から減算するステップ、又は前記第２のビット線上の前記漏洩電流と比較するステップを少なくとも部分的に含む、請求項１２に記載の方法。
  16. 前記メモリセルのそれぞれは、
    前記第１の領域の上に絶縁されて配設される消去ゲートを更に含む、請求項１２に記載の方法。
  17. 前記メモリセルのそれぞれは、
    前記浮遊ゲートの上に絶縁されて配設される制御ゲートを更に含む、請求項１６に記載の方法。
  18. 前記メモリセルはサブスレッショルド状態にある間に、正電圧を前記選択ゲートに印加することを更に含む、請求項１２に記載の方法。
  19. 前記メモリセルはサブスレッショルド状態にある間に、正電圧を前記制御ゲートに印加することを更に含む、請求項１７に記載の方法。
  20. 複数のメモリセルの対を含むメモリデバイスを識別する方法であって、前記メモリセルのそれぞれの対は、
    半導体基板内に形成された第１、第２、及び第３の領域であって、前記基板の第１のチャネル領域は、前記第１の領域と前記第２の領域との間に延在し、前記基板の第２のチャネル領域は、前記第２の領域と前記第３の領域との間に延在する、第１、第２、及び第３の領域と、
    前記第１のチャネル領域の第１の部分の上に絶縁されて配設される第１の浮遊ゲートと、
    前記第２のチャネル領域の第１の部分の上に絶縁されて配設される第２の浮遊ゲートと、
    前記第１のチャネル領域の第２の部分の上に絶縁されて配設される第１の選択ゲートと、
    前記第２のチャネル領域の第２の部分の上に絶縁されて配設される第２の選択ゲートと、を含み、
    前記方法は、
    前記メモリセルが前記第１及び第２のチャネル領域のそれぞれを介して漏洩電流を発生させるためにサブスレッショルド状態にある間に、１つ以上の正電圧を前記メモリセルの前記第２の領域に、又は前記第１及び第３の領域に印加するステップと、
    前記漏洩電流を測定するステップと、
    前記測定された漏洩電流に基づいて数を生成するステップと、を含む、方法。
  21. 前記デバイスは、前記メモリセルの１対に対する前記第１及び第２のチャネル領域からの前記漏洩電流を受容するために、前記メモリセルの前記１対に対する前記第１及び第３の領域にそれぞれ接続されている、複数のビット線を更に備え、
    前記数を前記生成するステップは、前記ビット線のうちの１つにある漏洩電流を、前記ビット線の別の１つにある漏洩電流から減算するステップ、又は前記ビット線の別の１つにある前記漏洩電流と比較するステップを少なくとも部分的に含む、請求項２０に記載の方法。
  22. 前記ビット線のそれぞれについて、そこにある前記漏洩電流は、前記メモリセルの１対に対する前記第１のチャネル領域からの前記漏洩電流、及び第２のチャネル領域からの前記漏洩電流である、請求項２１に記載の方法。
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