KR20190133236A - 비휘발성 메모리 셀 어레이 엔트로피에 기초하여 난수를 생성하기 위한 시스템 및 방법 - Google Patents

비휘발성 메모리 셀 어레이 엔트로피에 기초하여 난수를 생성하기 위한 시스템 및 방법 Download PDF

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Abstract

고유 식별 번호를 생성하고, 복수의 메모리 셀들 및 컨트롤러를 포함하는 메모리 디바이스. 메모리 셀들 각각은 반도체 기판 내에 형성된 제1 및 제2 영역들 - 기판의 채널 영역이 제1 및 제2 영역들 사이에서 연장됨 -, 채널 영역의 제1 부분 위에 배치되고 그로부터 절연된 플로팅 게이트, 및 채널 영역의 제2 부분 위에 배치되고 그로부터 절연된 선택 게이트를 포함한다. 컨트롤러는 채널 영역들 각각을 통해 누설 전류를 생성하기 위해 메모리 셀들이 역치하 상태에 있는 동안 메모리 셀들의 제1 영역들에 하나 이상의 양의 전압들을 인가하고, 누설 전류들을 측정하고, 측정된 누설 전류들에 기초하여 숫자를 생성하도록 구성된다.

Description

비휘발성 메모리 셀 어레이 엔트로피에 기초하여 난수를 생성하기 위한 시스템 및 방법
본 출원은 2017년 3월 30일자로 출원된 미국 가출원 제62/479,193호 및 2018년 2월 26일자로 출원된 미국 특허 출원 제15/905,720호의 이익을 주장하며, 이들은 본 명세서에 참고로 포함된다.
기술분야
본 발명은 비휘발성 메모리 디바이스들에 관한 것이다.
현재, 반도체 디바이스들이 보안 애플리케이션들에 대한 고유 식별자를 생성하기 위한 온-칩 난수 생성기를 포함하는 애플리케이션들이 존재한다. 고유 식별자는, 유사한 디바이스가 동일한 웨이퍼로부터 비롯되는 경우에도, 유사한 디바이스에서 숫자를 재생성하는 것이 불가능하지는 않더라도 어려울 수 있는 방식으로 생성되어야 한다. 숫자는 디바이스의 수명에 걸쳐 고정되고 변경되지 않을 것이다.
독립형 칩들 또는 내장형 비휘발성 메모리를 갖는 반도체 디바이스들에서의, 프로그래밍 가능 비휘발성 메모리의 보급은 그것을 고유 식별자 숫자들을 제공하기 위한 이상적인 후보로 만든다. 예를 들어, 미국 특허 제7,142,452호는 비휘발성 메모리 어레이들의 제조에 수반되는 본질적 무작위성을 보안 잠금으로서 이용하는 것을 설명하고 있다. 구체적으로, 각각의 메모리 셀의 초기 비트 값(즉, 프로그램 상태)은 알려지지 않으며, 제조 후에 변경된다. 각각의 셀이 단지 2개의 프로그래밍 상태(프로그래밍됨 및 프로그래밍되지 않음)를 갖는 경우, 셀들의 단지 하나의 32 비트 패턴이 40억을 넘는 2의 32제곱이 되는, 다른 패턴이 그것과 일치할 확률을 제공한다. 따라서, 초기 프로그래밍 상태에 기초한 숫자 식별자 숫자들이 생성될 수 있다.
초기 프로그래밍 상태가 얼마간의 무작위성을 제공하지만, 대부분의 경우에 그것은 진정한 무작위성을 제공하지 못하는데, 이는 대부분의 셀들이 프로그래밍되거나 프로그래밍되지 않기 때문이다. 임의의 주어진 셀이 프로그래밍되거나 프로그래밍되지 않은 상태에 있을 거의 50/50 확률을 달성하는 것은 어렵다. 따라서, 초기 프로그래밍 상태 단독은 과도한 수의 메모리 셀을 사용하지 않고서는 진정으로 고유한 식별자 숫자들을 제공하지 못할 것이다.
진정으로 고유한 식별자 숫자를 생성하기 위해 비휘발성 메모리 어레이 제조의 본질적 무작위성을 이용할 필요가 있다.
전술한 문제들 및 요구들은 복수의 메모리 셀들 및 컨트롤러를 포함하는 메모리 디바이스에 의해 해소된다. 메모리 셀들 각각은 반도체 기판 내에 형성된 제1 및 제2 영역들 - 기판의 채널 영역이 제1 및 제2 영역들 사이에서 연장됨 -, 채널 영역의 제1 부분 위에 배치되고 그로부터 절연된 플로팅 게이트, 및 채널 영역의 제2 부분 위에 배치되고 그로부터 절연된 선택 게이트를 포함한다. 컨트롤러는 채널 영역들 각각을 통해 누설 전류를 생성하기 위해 메모리 셀들이 역치하 상태(subthreshold state)에 있는 동안 메모리 셀들의 제1 영역들에 하나 이상의 양의 전압들을 인가하고, 누설 전류들을 측정하고, 측정된 누설 전류들에 기초하여 숫자를 생성하도록 구성된다.
메모리 디바이스는 메모리 셀들의 복수의 쌍들 및 컨트롤러를 포함할 수 있으며, 여기서 메모리 셀들의 각각의 쌍은 반도체 기판 내에 형성된 제1, 제2 및 제3 영역들 - 기판의 제1 채널 영역이 제1 및 제2 영역들 사이에서 연장되고, 기판의 제2 채널 영역이 제2 및 제3 영역들 사이에서 연장됨 -, 제1 채널 영역의 제1 부분 위에 배치되고 그로부터 절연된 제1 플로팅 게이트, 제2 채널 영역의 제1 부분 위에 배치되고 그로부터 절연된 제2 플로팅 게이트, 제1 채널 영역의 제2 부분 위에 배치되고 그로부터 절연된 제1 선택 게이트, 및 제2 채널 영역의 제2 부분 위에 배치되고 그로부터 절연된 제2 선택 게이트를 포함한다. 컨트롤러는 제1 및 제2 채널 영역들 각각을 통해 누설 전류를 생성하기 위해 메모리 셀들이 역치하 상태에 있는 동안 메모리 셀들의 제2 영역들에, 또는 제1 및 제3 영역들에 하나 이상의 양의 전압들을 인가하고, 누설 전류들을 측정하고, 측정된 누설 전류들에 기초하여 숫자를 생성하도록 구성된다.
복수의 메모리 셀들을 포함하는 메모리 디바이스를 식별하는 방법. 메모리 셀들 각각은 반도체 기판 내에 형성된 제1 및 제2 영역들 - 기판의 채널 영역이 제1 및 제2 영역들 사이에서 연장됨 -, 채널 영역의 제1 부분 위에 배치되고 그로부터 절연된 플로팅 게이트, 및 채널 영역의 제2 부분 위에 배치되고 그로부터 절연된 선택 게이트를 포함한다. 방법은 채널 영역들 각각을 통해 누설 전류를 생성하기 위해 메모리 셀들이 역치하 상태에 있는 동안 메모리 셀들의 제1 영역들에 하나 이상의 양의 전압들을 인가하는 단계, 누설 전류들을 측정하는 단계, 및 측정된 누설 전류들에 기초하여 숫자를 생성하는 단계를 포함한다.
메모리 셀들의 복수의 쌍들을 포함하는 메모리 디바이스를 식별하는 방법. 메모리 셀들의 각각의 쌍은 반도체 기판 내에 형성된 제1, 제2 및 제3 영역들 - 기판의 제1 채널 영역이 제1 및 제2 영역들 사이에서 연장되고, 기판의 제2 채널 영역이 제2 및 제3 영역들 사이에서 연장됨 -, 제1 채널 영역의 제1 부분 위에 배치되고 그로부터 절연된 제1 플로팅 게이트, 제2 채널 영역의 제1 부분 위에 배치되고 그로부터 절연된 제2 플로팅 게이트, 제1 채널 영역의 제2 부분 위에 배치되고 그로부터 절연된 제1 선택 게이트, 및 제2 채널 영역의 제2 부분 위에 배치되고 그로부터 절연된 제2 선택 게이트를 포함한다. 방법은 제1 및 제2 채널 영역들 각각을 통해 누설 전류를 생성하기 위해 메모리 셀들이 역치하 상태에 있는 동안 메모리 셀들의 제2 영역들에, 또는 제1 및 제3 영역들에 하나 이상의 양의 전압들을 인가하는 단계, 누설 전류들을 측정하는 단계, 및 측정된 누설 전류들에 기초하여 숫자를 생성하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 4개의 전도성 게이트를 갖는 메모리 셀의 측단면도이다.
도 2는 메모리 셀들의 어레이의 일부를 나타내는 개략도이다.
도 3은 메모리 셀들의 어레이에 고유한 난수를 생성하는 데 사용되는 메모리 셀들의 쌍들을 나타내는 개략도이다.
도 4는 3개의 전도성 게이트를 갖는 메모리 셀의 측단면도이다.
도 5는 2개의 전도성 게이트를 갖는 메모리 셀의 측단면도이다.
도 6은 본 발명에 따른 메모리 디바이스의 아키텍처를 나타내는 도면이다.
본 발명은 비휘발성 메모리 셀들의 제조 엔트로피 무작위성을 이용 및 강조하여 그 디바이스에 대한 고유 식별자를 생성하는 시스템 및 방법이다. 본 발명은 4 게이트 비휘발성 메모리 셀 어레이와 관련하여 논의될 것이지만, 추가적인 또는 더 적은 게이트들을 갖는 다른 메모리 셀 구성들이 사용될 수 있다.
미국 특허 제7,927,994호는 4개의 게이트를 갖는 스플릿 게이트 비휘발성 메모리 셀 디바이스 및 그의 동작을 개시하고 있다. 이러한 스플릿 게이트 메모리 셀 디바이스는 로우(row)들 및 컬럼(column)들로 배열된 메모리 셀들의 어레이를 포함한다. 도 1은 반도체 기판(12) 상에 형성된 그러한 메모리 셀들의 쌍을 예시한다. 소스 및 드레인 확산 영역들(16/14)이 기판(12) 내에 형성되어, 그들 사이에 채널 영역(18)을 한정한다. 메모리 셀들 각각은 다음의 4개의 전도성 게이트를 갖는다: 채널 영역(18)의 제1 부분 위에 배치되고 그로부터 절연되는 선택 게이트(20)(또한 워드 라인 게이트로 불림), 채널 영역(18)의 제2 부분 및 소스 영역(16)의 일부분 위에 배치되고 그들로부터 절연되는 플로팅 게이트(22), 소스 영역(16) 위에 배치되고 그로부터 절연되는 소거 게이트(24), 및 플로팅 게이트(22) 위에 배치되고 그로부터 절연되는 제어 게이트(26). 바람직하게는, 소거 게이트(24)는 플로팅 게이트(22) 위에 수직으로 배치되는 상측 부분(예컨대, 수직 돌출부)을 가질 수 있다.
메모리 셀들은 어레이로 배열되며, 이때 그러한 메모리 셀들의 컬럼들은 인터레이싱 방식으로 격리 영역들의 컬럼들에 의해 분리된다. 메모리 셀들의 각각의 컬럼은 단 대 단(end to end)으로 배열된 도 1의 메모리 셀들의 쌍들을 포함하며, 이에 의해 메모리 셀들의 각각의 쌍은 동일한 소스 영역(16)을 공유하고, 인접한 쌍들은 동일한 드레인 영역(14)을 공유한다. 메모리 셀들의 전체 로우에 대한 선택 게이트들(20)은 단일 전도성 라인(20a)(통상 워드 라인 WL로 지칭됨)으로서 형성되며, 따라서 각각의 워드 라인(20a)이 메모리 셀들의 각각의 컬럼 내의 메모리 셀들 중 하나에 대한 선택 게이트(20)를 형성한다(즉, 각각의 워드 라인이 선택 게이트들(20)의 로우를 함께 전기적으로 접속시킨다). 제어 게이트들(26)이 유사하게 메모리 셀들의 로우를 따라 연장되는(즉, 제어 게이트들(26)의 로우를 함께 전기적으로 접속시키는) 연속적인 제어 게이트 라인(26a)으로서 형성되고, 소거 게이트들(24)이 또한 유사하게 메모리 셀들의 로우를 따라 연장되는(즉, 소거 게이트들(24)의 로우를 함께 전기적으로 접속시키는) 연속적인 소거 게이트 라인(24a)으로서 형성된다. 소스 영역들(16)은 로우 방향으로 연장되고 소스 영역들(16)에서 메모리 셀 쌍들의 전체 로우에 대해 작용하는(즉, 소스 영역들(16)의 로우를 함께 전기적으로 접속시키는) 소스 라인(16a)으로서 연속적으로 형성된다. 전도성 비트 라인 콘택들(72)은 드레인들(14)을 비트 라인(70)에 전기적으로 접속시키며, 이에 의해 드레인 영역들(14)의 각각의 컬럼이 비트 라인(70)에 의해 함께 전기적으로 접속된다. 도 2는 메모리 어레이의 일부의 개략도를 예시한다.
개개의 타깃 메모리 셀이 다양한 전압들을 타깃 메모리 셀에 대한 선택된 라인들(즉, 타깃 메모리 셀과 연관된 워드 라인(20), 비트 라인(70), 소스 라인(16), 제어 게이트 라인(26) 및 소거 게이트 라인(24))에 인가함으로써, 그리고 다양한 전압들을 선택되지 않은 라인들(즉, 타깃 메모리 셀과 연관되지 않은 워드 라인들(20), 비트 라인들(70), 소스 라인들(16), 제어 게이트 라인들(26) 및 소거 게이트 라인들(24))에 인가함으로써 소거, 프로그래밍 및 판독될 수 있다.
예를 들어, 소거 동작에 대해, 하기의 전압들이 선택된(Sel.) 라인들 및 선택되지 않은(Unsel.) 라인들에 인가될 수 있다:
Figure pct00001
소거 동안, 9-11 볼트의 전압이 소거 게이트(24)에 인가되어, 전자들이 플로팅 게이트(22)로부터 소거 게이트(24)로 터널링하게 한다. -6 내지 -9 볼트 정도의 선택적인 음의 전압이 선택된 제어 게이트(26)에 인가될 수 있다. 그 경우에, 선택된 소거 게이트(24)에 인가되는 전압은 대략 7-9 볼트로 낮춰질 수 있다. 선택된 소거 게이트 라인(24)에 대해 11.5 볼트의 전압을 사용하며, 이때 모든 다른 라인들에 대해서는 0 전압을 사용하는 것이 또한 공지되어 있다.
프로그래밍에 대해, 하기의 전압들이 선택된(Sel.) 라인들 및 선택되지 않은(Unsel.) 라인들에 인가될 수 있다:
Figure pct00002
프로그래밍 동안, 타깃 메모리 셀은 플로팅 게이트 아래의 채널의 부분이 반전된 상태로 효율적인 열 전자 주입을 통해 프로그래밍된다. 3-6 볼트의 중간 전압이 열 전자들을 생성하기 위해 선택된 소스 라인 SL에 인가된다. 선택된 제어 게이트(26) 및 소거 게이트(24)는 높은 커플링 비를 이용하기 위해 그리고 플로팅 게이트(22)에 대한 전압 커플링을 최대화하기 위해 고전압(6-9 볼트)으로 바이어싱된다. 플로팅 게이트에 커플링된 고전압은 플로팅 게이트 채널 반전을 유도하고, 플로팅 게이트(22)에 주입되는 열 전자들을 더 효과적으로 생성하기 위해 측면 전계를 분할 영역에 집중시킨다. 또한, 전압들은 열 전자들을 플로팅 게이트로 끌어들이고 주입 에너지 장벽을 감소시키기 위해 높은 수직 전계를 제공한다.
프로그래밍 전압들의 하기 조합을 사용하는 것이 또한 공지되어 있다:
Figure pct00003
판독에 대해, 하기의 전압들이 선택된(Sel.) 라인들 및 선택되지 않은(Unsel.) 라인들에 인가될 수 있다:
Figure pct00004
판독 동작 동안, 프로그래밍 동작과 판독 동작 사이의 밸런스에 따라, 선택된 제어 게이트(26) 및 선택된 소거 게이트(24) 상의 전압들이 밸런싱될 수 있는데, 그 이유는 각각이 플로팅 게이트에 커플링되기 때문이다. 따라서, 선택된 제어 게이트들(26) 및 선택된 소거 게이트들(24) 각각에 인가되는 전압들은 최적 윈도우를 달성하기 위해 0 내지 3.7 볼트의 범위에 있는 전압들의 조합일 수 있다. 또한, 선택된 제어 게이트(26) 상의 전압이 용량 RC 커플링으로 인해 바람직하지 않기 때문에, 선택된 소거 게이트(24) 상의 전압들은 더 빠른 판독 동작을 유발할 수 있다. 판독 동작에서 선택된 워드 라인 상에 1.2 볼트의 전압을 그리고 선택되지 않은 제어 게이트(26) 상에 2.5 볼트의 전압을 인가하는 것이 또한 공지되어 있다. 판독 동작 동안, 선택 게이트 상의 전압은 선택 게이트(20) 아래의 채널 영역의 부분을 턴온시킨다(전도성으로 만든다). 플로팅 게이트가 전자들로 프로그래밍되는 경우, 플로팅 게이트 아래의 채널 영역의 부분은 전도하지 않거나 전도를 거의 제공하지 않을 것이다. 플로팅 게이트가 전자들로 프로그래밍되지 않는 경우, 플로팅 게이트 아래의 채널 영역은 전도성일 것이다. 채널 영역의 전도율이 감지되어 플로팅 게이트가 전자들로 프로그래밍되는지 또는 그렇지 않는지를 결정한다.
메모리 셀들의 어레이에 고유한 난수를 생성하는 것은 어레이 내의 미리 결정된 수의 메모리 셀들을 이러한 목적을 위해 전용화함으로써 달성된다. 이러한 전용화된 셀들은 바람직하게는 절대 프로그래밍되거나 소거되는 것이 아니라, 대신에 그들의 최초 제조 상태로 유지된다(즉, 이러한 메모리 셀들의 프로그램 상태들은 메모리 어레이가 제조되는 때 존재한 그들의 프로그램 상태들로부터 변경되지 않는다). 역치하 동작(이는 선택 게이트들이 오프되어 선택 게이트들 아래의 채널 영역들이 오프되며, 여기서 임의의 검출된 판독 전류는 누설 전류만임을 의미함)에서, (각각의 정보 비트에 대해 4개의 메모리 셀을 요구하는) 차동 감지를 사용하여 이러한 메모리 셀들을 쌍들로 판독함으로써, 누설 전류가 셀들의 무작위성의 양호한 척도를 제공한다는 것이 발견되었다.
도 3은 이러한 역치하 차동 감지를 가장 잘 예시한다. 이 도면은 8개의 메모리 셀(즉, 4개의 메모리 셀 쌍)을 개략적으로 예시하며, 이때 각각의 메모리 셀 쌍은 컬럼 방향으로 연장되고 상이한 비트 라인(70)에 접속되며, 모두가 공통 소스 라인(16a)을 공유한다. 역치하 전압(예를 들어, 0.7 V-1.5 V)이 소스 라인(16a)에 인가되어(나머지 라인들/영역들 상에는 0 또는 매우 작은 전압이 있음) 비트 라인들 각각 상의 메모리 셀 쌍들 각각에 대한 누설 전류 I를 생성하며, 이는 감지 증폭기들(40)에 의해 검출 및 측정된다. 예를 들어, 비트 라인(701) 상의 제1 셀 쌍으로부터 누설 전류 I1이 생성되며, 여기서 메모리 셀들 각각은 그의 소스로부터 그의 드레인으로 전류를 누설하고 2개의 메모리 셀로부터의 총 전류 누설은 I1이며, 비트 라인(702) 상의 제2 셀 쌍으로부터 I2가 생성되고, 비트 라인(703) 상의 제3 셀 쌍으로부터 I3이 생성되고, 기타 등등이다. 비트 라인(702) 상의 총 누설 전류 I2로부터 비트 라인(701) 상의 총 누설 전류 I1을 감산하여 제1 비트 값을 결정하고(이때 양의 결과는 1로 간주되고 음의 결과는 0으로 간주됨), 비트 라인(703) 상의 총 누설 전류 I3으로부터 비트 라인(702) 상의 총 누설 전류 I2를 감산하여 제2 비트 값을 결정하고(이때 양의 결과는 1로 간주되고 음의 결과는 0으로 간주됨), 비트 라인(704) 상의 총 누설 전류 I4로부터 비트 라인(703) 상의 총 누설 전류 I3을 감산하여 제3 비트 값을 결정하고(이때 양의 결과는 1로 간주되고 음의 결과는 0으로 간주됨), 기타 등등을 행함으로써 차동 감지가 달성된다. 각각의 정보 비트 값이 4개의 메모리 셀의 누설 전류로부터 도출되고, 2개의 비트 라인 상에 결합되며, 이때 2개의 결합된 전류는 서로로부터 감산되어 단일 비트 값을 반영하는 양 또는 음의 결과를 산출한다. 그것은 (셀 대 셀 메모리 셀 제조의 무작위성을 반영하는) 난수를 제공하는 전용 메모리 셀들 모두에 대한 이러한 단일 비트 값들의 결합이다. 단일 비트 값들의 이러한 결합은 메모리 셀 어레이에 고유하며, 메모리 셀 어레이를 포함하는 제품의 수명에 걸쳐 메모리 셀 어레이로부터 신뢰성 있고 반복 가능하게 판독될 수 있다. 누설 전류들을 감산하는 것은 하나의 누설 전류를 다른 누설 전류로부터 실제로 감산함으로써, 또는 측정된 누설 전류들로부터 결정된 누설 전류 값들을 감산함으로써 구현될 수 있다. 차동 감지는 대신에 측정된 누설 전류들을 비교함으로써 구현될 수 있다. 누설 전류들의 비교는 2개의 누설 전류를 실제로 비교함으로써, 또는 결정된 누설 전류 값들을 측정된 누설 전류들과 비교함으로써 구현될 수 있다. 예를 들어, 1 또는 0의 이진 결정은 더 높은 번호의 비트 라인 상의 누설 전류가 더 낮은 번호의 비트 라인 상의 누설 전류보다 큰지에 기초하여 결정될 수 있다.
신호 무결성 및 메모리 셀 무작위성을 향상시키기 위해, 이러한 난수 생성을 위해 전용 로우 쌍 또는 심지어 메모리 셀들의 섹터를 사용하는 것이 바람직하다. 어떠한 목적으로도 사용되지 않은 메모리 셀들의 버퍼 존(즉, 인접한 로우들 및/또는 컬럼들)을 이용하는 것이 바람직할 수 있다. 버퍼 존 내의 셀들을 판독하거나, 프로그래밍하거나 소거하지 않음으로써, 난수를 생성하는 데 사용되는 메모리 셀들의 최초 무작위성을 교란시킬 가능성이 감소된다.
이러한 기술은 많은 이점을 갖는다. 첫째, 2개의 인접한 셀로부터의 전류를 결합(합산)함으로써, 임의의 주어진 비트 라인에서의 결과적인 전류 신호는 개별 셀들의 전류 신호의 대략 2배이며, 이는 측정을 더 정확하게 만든다. 둘째, 감지/판독 시간이 전류 진폭의 함수이므로, 판독 프로세스는 훨씬 더 빠르다. 셋째, 차동 감지는 시간 경과에 따라 에러 또는 드리프트를 발생시킬 수 있는 임의의 역치 또는 기준 값 비교가 있을 필요가 없음을 의미한다. 넷째, 난수 생성은 어떠한 메모리 어레이도 구조적으로 변경함이 없이 달성된다. 다섯째, 인접한 메모리 셀들을 함께 그룹화하고 그들의 전류를 합산함으로써, 인접한 셀들에서의 제조 유사성이 차단된다.
대안적인 실시예에서, 난수를 생성하는 데 사용되는 메모리 셀들은 부드럽게(즉, 가볍게) 프로그래밍되거나 소거될 수 있다. 이것은 단지 제조 변화들로부터 기인하는 자연적 무작위성보다 큰 인위적 무작위성을 생성할 수 있다. 다른 대안적인 실시예들은 워드 라인들(20a) 및/또는 제어 게이트 라인들(26a)에 작은 바이어스를 인가하여, 메모리 셀들이 역치에 더 가깝지만 여전히 그 아래에 있게 하여서, 감지 증폭기들에 의해 측정되는 누설 전류 신호들을 증가시키는 것을 포함한다. 또한, 임의의 주어진 비트 라인 상의 한 쌍 초과의 메모리 셀들이 더 높은 총 누설 전류를 생성하기 위해 누설 전류를 생성하는 데 사용될 수 있다(즉, 2개 이상의 소스 라인(16a)이 그에 접속된 메모리 셀들을 통해 누설 전류를 생성하기 위해 양의 전압을 제공받을 수 있다). 마지막으로, 역치하 전압(예를 들어, 0.7 V-1.5 V)은 소스 라인들(16B) 대신에 비트 라인들(70)에 인가될 수 있고, 여기서 누설 전류의 방향은 반대로 된다.
본 발명은 4개의 게이트를 갖는 스플릿 게이트 메모리 셀들로 제한되지 않는다. 구체적으로, 동일한 난수 생성이 제어 게이트(26) 및/또는 소거 게이트(24)가 없는 메모리 셀들을 갖는 메모리 디바이스들에서 구현될 수 있다. 예를 들어, 도 4는 도 1의 메모리 셀과 동일한 요소들을 갖지만, 별개의 제어 및 소거 게이트들을 갖는 대신에, 소스 영역(16) 위에 배치되고 그로부터 절연된 단일 프로그램/소거(PE) 게이트(32)가 존재하는(즉, 이것은 3 게이트 설계임) 스플릿 게이트 메모리 셀(30)의 대안적인 실시예를 예시한다. 메모리 셀 쌍은 플로팅 게이트들(22)로부터 PE 게이트(32)로의 전자들의 터널링을 유도하기 위해 PE 게이트(32) 상에 고전압을 둠으로써 소거될 수 있다. 데이터를 저장 및 판독하는 데 사용되는 정상 동작들에 대해, 각각의 메모리 셀은 채널 영역(18)을 통해 흐르는 전류로부터의 전자들을 플로팅 게이트(22)에 주입하기 위해, 선택 게이트(20), PE 게이트(32) 및 소스 영역(
16) 상에 양의 전압들을, 그리고 드레인 영역(14) 상에 전류를 둠으로써 프로그래밍될 수 있다. 각각의 메모리 셀은 선택 게이트(20) 및 드레인 영역(14) 상에 양의 전압들을 두고 전류 흐름을 감지함으로써 판독될 수 있다.
도 5는 도 1의 메모리 셀과 동일한 요소들을 갖지만, 어떠한 제어 또는 소거 게이트들도 갖지 않는 스플릿 게이트 메모리 셀의 다른 대안적인 실시예를 예시한다. 이러한 실시예에서, 선택 게이트(20)는 플로팅 게이트(22) 위로 그리고 그 너머로 연장되는 상부 부분을 갖는다. 메모리 셀은 플로팅 게이트(22)로부터 선택 게이트(20)로의 전자들의 터널링을 유도하기 위해, 선택 게이트(20) 상에 높은 양의 전압을, 그리고 소스 및 드레인 영역들(16/14) 상에 기준 전위를 둠으로써 소거될 수 있다. 데이터를 저장 및 판독하는 데 사용되는 정상 동작들에 대해, 메모리 셀은 드레인 영역(14)에 접지 전위를, 소스 영역(16) 상에 양의 전압을, 그리고 선택 게이트(20) 상에 양의 전압을 인가함으로써 프로그래밍될 수 있다. 이어서 전자들이 드레인 영역(14)으로부터 소스 영역(16)을 향해 흐를 것이며, 이때 일부 전자들은 가속화되고 가열되며 이에 의해 그들은 플로팅 게이트(22)에 주입된다(플로팅 게이트를 음으로 대전된 상태 - 프로그래밍된 상태로 둠). 메모리 셀은 드레인 영역(14) 상에 접지 전위를, 소스 영역(16) 상에 양의 전압을, 그리고 제어 게이트(22) 상에 양의 전압을 두고(제어 게이트(22) 아래의 채널 영역 부분을 턴온시킴), 전류 흐름을 감지함으로써 판독될 수 있다.
본 발명의 메모리 디바이스의 아키텍처가 도 6에 예시되어 있다. 메모리 디바이스는 비휘발성 메모리 셀들의 어레이(50)를 포함하는데, 이는 2개의 별개의 평면들(평면 A(52a) 및 평면 B(52b))로 분리될 수 있다. 메모리 셀들은 도 1 및 도 4와 도 5에 도시된 타입의 것이고, 단일 칩 상에 형성되고, 반도체 기판(12)에서 복수의 로우들 및 컬럼들로 배열될 수 있다. 비휘발성 메모리 셀들의 어레이에 어드레스 디코더들(예컨대, XDEC(54)(로우 디코더), SLDRV(56), YMUX(58)(컬럼 디코더), HVDEC(60)) 및 비트 라인 컨트롤러(BLINHCTL)(62)가 인접해 있는데, 이들은 선택된 메모리 셀들에 대한 판독, 프로그래밍, 및 소거 동작들 동안에 어드레스들을 디코딩하고 다양한 전압들을 다양한 메모리 셀 게이트들 및 영역들에 공급하는 데 사용된다. 컬럼 디코더는 감지 증폭기들(40)을 포함한다. 컨트롤러(66)(제어 회로를 포함함)가 타깃 메모리 셀들 상에서 각각의 동작(프로그래밍, 소거, 판독)을 구현하기 위해 다양한 디바이스 요소들을 제어한다. 전하 펌프(CHRGPMP)(64)가 컨트롤러(66)의 제어 하에 메모리 셀들을 판독, 프로그래밍, 및 소거하는 데 사용되는 다양한 전압들을 제공한다. 컨트롤러(66)는 또한 메모리 디바이스와 관련된 난수를 결정하기 위해 역치하 동작에서 전술한 차동 감지를 구현한다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범주에 속하는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하는 것이 아니라, 대신에 단지 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 임의의 청구항들을 제한하는 것으로 간주되어서는 안된다. 전술한 감산 또는 비교가 서로 인접한 비트 라인들을 수반하지만, 비트 라인들 중 임의의 것들 사이의 비교들의 임의의 조합이 사용될 수 있다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 커플링되는"은 "직접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (22)

  1. 메모리 디바이스로서,
    복수의 메모리 셀들 - 상기 메모리 셀들 각각은,
    반도체 기판 내에 형성된 제1 및 제2 영역들 - 상기 기판의 채널 영역이 상기 제1 및 제2 영역들 사이에서 연장됨 -,
    상기 채널 영역의 제1 부분 위에 배치되고 상기 채널 영역의 상기 제1 부분으로부터 절연된 플로팅 게이트, 및
    상기 채널 영역의 제2 부분 위에 배치되고 상기 채널 영역의 상기 제2 부분으로부터 절연된 선택 게이트를 포함함 -;
    컨트롤러 - 상기 컨트롤러는,
    상기 채널 영역들 각각을 통해 누설 전류를 생성하기 위해 상기 메모리 셀들이 역치하 상태(subthreshold state)에 있는 동안 상기 메모리 셀들의 상기 제1 영역들에 하나 이상의 양의 전압들을 인가하고,
    상기 누설 전류들을 측정하고,
    상기 측정된 누설 전류들에 기초하여 숫자를 생성하도록 구성됨 - 를 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 컨트롤러는 상기 메모리 셀들의 제1 쌍에 대한 상기 측정된 누설 전류들을 상기 메모리 셀들의 제2 쌍에 대한 상기 측정된 누설 전류들로부터 감산하거나 이들을 비교함으로써 상기 숫자의 적어도 일부를 생성하도록 구성되는, 디바이스.
  3. 제1항에 있어서, 상기 메모리 셀들의 제1 쌍은 서로 인접하게 배치되고, 상기 메모리 셀들의 제2 쌍은 서로 인접하게 배치되며, 상기 디바이스는,
    메모리 셀들의 상기 제1 쌍의 상기 제2 영역들에 접속된 제1 비트 라인;
    메모리 셀들의 상기 제2 쌍의 상기 제2 영역들에 접속된 제2 비트 라인을 추가로 포함하며,
    상기 컨트롤러는 상기 제1 비트 라인 상의 누설 전류들을 상기 제2 비트 라인 상의 누설 전류들로부터 감산하거나 이들을 비교함으로써 상기 숫자의 적어도 일부를 생성하도록 구성되는, 디바이스.
  4. 제1항에 있어서, 상기 메모리 셀들의 제1 쌍은 서로 인접하게 배치되고, 상기 메모리 셀들의 제2 쌍은 서로 인접하게 배치되며, 상기 디바이스는,
    메모리 셀들의 상기 제1 쌍의 상기 제1 영역들에 접속된 제1 비트 라인;
    메모리 셀들의 상기 제2 쌍의 상기 제1 영역들에 접속된 제2 비트 라인을 추가로 포함하며,
    상기 컨트롤러는 상기 제1 비트 라인 상의 누설 전류들을 상기 제2 비트 라인 상의 누설 전류들로부터 감산하거나 이들을 비교함으로써 상기 숫자의 적어도 일부를 생성하도록 구성되는, 디바이스.
  5. 제1항에 있어서, 상기 메모리 셀들 각각은,
    상기 제1 영역 위에 배치되고 상기 제1 영역으로부터 절연된 소거 게이트를 추가로 포함하는, 디바이스.
  6. 제4항에 있어서, 상기 메모리 셀들 각각은,
    상기 플로팅 게이트 위에 배치되고 상기 플로팅 게이트로부터 절연된 제어 게이트를 추가로 포함하는, 디바이스.
  7. 제1항에 있어서, 상기 컨트롤러는,
    상기 메모리 셀들이 역치하 상태에 있는 동안 상기 선택 게이트들에 양의 전압을 인가하도록 추가로 구성되는, 디바이스.
  8. 제6항에 있어서, 상기 컨트롤러는,
    상기 메모리 셀들이 역치하 상태에 있는 동안 상기 제어 게이트들에 양의 전압을 인가하도록 추가로 구성되는, 디바이스.
  9. 메모리 디바이스로서,
    메모리 셀들의 복수의 쌍들 - 상기 메모리 셀들의 각각의 쌍은,
    반도체 기판 내에 형성된 제1, 제2 및 제3 영역들 - 상기 기판의 제1 채널 영역이 상기 제1 및 제2 영역들 사이에서 연장되고, 상기 기판의 제2 채널 영역이 상기 제2 및 제3 영역들 사이에서 연장됨 -,
    상기 제1 채널 영역의 제1 부분 위에 배치되고 상기 제1 채널 영역의 상기 제1 부분으로부터 절연된 제1 플로팅 게이트,
    상기 제2 채널 영역의 제1 부분 위에 배치되고 상기 제2 채널 영역의 상기 제1 부분으로부터 절연된 제2 플로팅 게이트,
    상기 제1 채널 영역의 제2 부분 위에 배치되고 상기 제1 채널 영역의 상기 제2 부분으로부터 절연된 제1 선택 게이트, 및
    상기 제2 채널 영역의 제2 부분 위에 배치되고 상기 제2 채널 영역의 상기 제2 부분으로부터 절연된 제2 선택 게이트를 포함함 -;
    컨트롤러 - 상기 컨트롤러는,
    상기 제1 및 제2 채널 영역들 각각을 통해 누설 전류를 생성하기 위해 상기 메모리 셀들이 역치하 상태에 있는 동안 상기 메모리 셀들의 상기 제2 영역들에, 또는 상기 제1 및 제3 영역들에 하나 이상의 양의 전압들을 인가하고,
    상기 누설 전류들을 측정하고,
    상기 측정된 누설 전류들에 기초하여 숫자를 생성하도록 구성됨 - 를 포함하는, 디바이스.
  10. 제9항에 있어서,
    메모리 셀들의 상기 쌍들 중 한 쌍에 대한 상기 제1 및 제2 채널 영역들로부터 상기 누설 전류들을 수신하기 위해 상기 메모리 셀들의 상기 한 쌍에 대한 상기 제1 및 제3 영역들에 각각 접속된 복수의 비트 라인들을 추가로 포함하며,
    상기 컨트롤러는 상기 비트 라인들 중 하나의 비트 라인 상의 누설 전류들을 상기 비트 라인들 중 다른 하나의 비트 라인 상의 누설 전류들로부터 감산하거나 이들을 비교함으로써 상기 숫자의 적어도 일부를 생성하도록 구성되는, 디바이스.
  11. 제10항에 있어서, 상기 비트 라인들 각각에 대해, 상기 비트 라인들 각각 상의 상기 누설 전류들은 메모리 셀들의 상기 한 쌍에 대한 상기 제1 채널 영역으로부터의 상기 누설 전류 및 제2 채널 영역으로부터의 상기 누설 전류인, 디바이스.
  12. 복수의 메모리 셀들을 포함하는 메모리 디바이스를 식별하는 방법으로서, 상기 메모리 셀들 각각은,
    반도체 기판 내에 형성된 제1 및 제2 영역들 - 상기 기판의 채널 영역이 상기 제1 및 제2 영역들 사이에서 연장됨 -,
    상기 채널 영역의 제1 부분 위에 배치되고 상기 채널 영역의 상기 제1 부분으로부터 절연된 플로팅 게이트, 및
    상기 채널 영역의 제2 부분 위에 배치되고 상기 채널 영역의 상기 제2 부분으로부터 절연된 선택 게이트를 포함하며,
    상기 방법은,
    상기 채널 영역들 각각을 통해 누설 전류를 생성하기 위해 상기 메모리 셀들이 역치하 상태에 있는 동안 상기 메모리 셀들의 상기 제1 영역들에 하나 이상의 양의 전압들을 인가하는 단계,
    상기 누설 전류들을 측정하는 단계, 및
    상기 측정된 누설 전류들에 기초하여 숫자를 생성하는 단계를 포함하는, 방법.
  13. 제12항에 있어서, 상기 숫자를 생성하는 단계는 상기 메모리 셀들의 제1 쌍에 대한 상기 측정된 누설 전류들을 상기 메모리 셀들의 제2 쌍에 대한 상기 측정된 누설 전류들로부터 감산하거나 이들을 비교하는 단계를 적어도 부분적으로 포함하는, 방법.
  14. 제12항에 있어서,
    상기 메모리 셀들의 제1 쌍은 서로 인접하게 배치되고, 상기 메모리 셀들의 제2 쌍은 서로 인접하게 배치되며,
    상기 디바이스는,
    메모리 셀들의 상기 제1 쌍의 상기 제2 영역들에 접속된 제1 비트 라인;
    메모리 셀들의 상기 제2 쌍의 상기 제2 영역들에 접속된 제2 비트 라인을 추가로 포함하며,
    상기 숫자를 생성하는 단계는 상기 제1 비트 라인 상의 누설 전류들을 상기 제2 비트 라인 상의 누설 전류들로부터 감산하거나 이들을 비교하는 단계를 적어도 부분적으로 포함하는, 방법.
  15. 제12항에 있어서,
    상기 메모리 셀들의 제1 쌍은 서로 인접하게 배치되고, 상기 메모리 셀들의 제2 쌍은 서로 인접하게 배치되며,
    상기 디바이스는,
    메모리 셀들의 상기 제1 쌍의 상기 제1 영역들에 접속된 제1 비트 라인;
    메모리 셀들의 상기 제2 쌍의 상기 제1 영역들에 접속된 제2 비트 라인을 추가로 포함하며,
    상기 숫자를 생성하는 단계는 상기 제1 비트 라인 상의 누설 전류들을 상기 제2 비트 라인 상의 누설 전류들로부터 감산하거나 이들을 비교하는 단계를 적어도 부분적으로 포함하는, 방법.
  16. 제12항에 있어서, 상기 메모리 셀들 각각은,
    상기 제1 영역 위에 배치되고 상기 제1 영역으로부터 절연된 소거 게이트를 추가로 포함하는, 방법.
  17. 제16항에 있어서, 상기 메모리 셀들 각각은,
    상기 플로팅 게이트 위에 배치되고 상기 플로팅 게이트로부터 절연된 제어 게이트를 추가로 포함하는, 방법.
  18. 제12항에 있어서,
    상기 메모리 셀들이 역치하 상태에 있는 동안 상기 선택 게이트들에 양의 전압을 인가하는 단계를 추가로 포함하는, 방법.
  19. 제17항에 있어서,
    상기 메모리 셀들이 역치하 상태에 있는 동안 상기 제어 게이트들에 양의 전압을 인가하는 단계를 추가로 포함하는, 방법.
  20. 메모리 셀들의 복수의 쌍들을 포함하는 메모리 디바이스를 식별하는 방법으로서, 상기 메모리 셀들의 각각의 쌍은,
    반도체 기판 내에 형성된 제1, 제2 및 제3 영역들 - 상기 기판의 제1 채널 영역이 상기 제1 및 제2 영역들 사이에서 연장되고, 상기 기판의 제2 채널 영역이 상기 제2 및 제3 영역들 사이에서 연장됨 -,
    상기 제1 채널 영역의 제1 부분 위에 배치되고 상기 제1 채널 영역의 상기 제1 부분으로부터 절연된 제1 플로팅 게이트,
    상기 제2 채널 영역의 제1 부분 위에 배치되고 상기 제2 채널 영역의 상기 제1 부분으로부터 절연된 제2 플로팅 게이트,
    상기 제1 채널 영역의 제2 부분 위에 배치되고 상기 제1 채널 영역의 상기 제2 부분으로부터 절연된 제1 선택 게이트, 및
    상기 제2 채널 영역의 제2 부분 위에 배치되고 상기 제2 채널 영역의 상기 제2 부분으로부터 절연된 제2 선택 게이트를 포함하며,
    상기 방법은,
    상기 제1 및 제2 채널 영역들 각각을 통해 누설 전류를 생성하기 위해 상기 메모리 셀들이 역치하 상태에 있는 동안 상기 메모리 셀들의 상기 제2 영역들에, 또는 상기 제1 및 제3 영역들에 하나 이상의 양의 전압들을 인가하는 단계,
    상기 누설 전류들을 측정하는 단계, 및
    상기 측정된 누설 전류들에 기초하여 숫자를 생성하는 단계를 포함하는, 방법.
  21. 제20항에 있어서,
    상기 디바이스는 메모리 셀들의 상기 쌍들 중 한 쌍에 대한 상기 제1 및 제2 채널 영역들로부터 상기 누설 전류들을 수신하기 위해 상기 메모리 셀들의 상기 한 쌍에 대한 상기 제1 및 제3 영역들에 각각 접속된 복수의 비트 라인들을 추가로 포함하며,
    상기 숫자를 생성하는 단계는 상기 비트 라인들 중 하나의 비트 라인 상의 누설 전류들을 상기 비트 라인들 중 다른 하나의 비트 라인 상의 누설 전류들로부터 감산하거나 이들을 비교하는 단계를 적어도 부분적으로 포함하는, 방법.
  22. 제21항에 있어서, 상기 비트 라인들 각각에 대해, 상기 비트 라인들 각각 상의 상기 누설 전류들은 메모리 셀들의 상기 한 쌍에 대한 상기 제1 채널 영역으로부터의 상기 누설 전류 및 제2 채널 영역으로부터의 상기 누설 전류인, 방법.
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