CN110462582B - 基于非易失性存储器单元阵列生成随机数的系统和方法 - Google Patents

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Abstract

本发明提供一种存储器设备，该存储器设备生成唯一识别号，并且包括多个存储器单元以及控制器。该存储器单元中的每一个包括：第一区和第二区，该第一区和该第二区形成在半导体衬底中，其中该衬底的沟道区在该第一区和该第二区之间延伸；浮栅，该浮栅设置在该沟道区的第一部分上方并且与其绝缘；以及选择栅，该选择栅设置在该沟道区的第二部分上方并且与其绝缘。该控制器被配置为：在该存储器单元处于亚阈值状态时，向该存储器单元的该第一区施加一个或多个正电压，以生成穿过该沟道区中的每一个的泄漏电流；测量该泄漏电流；以及基于该测量的泄漏电流生成数字。

Description

基于非易失性存储器单元阵列生成随机数的系统和方法
本申请要求2017年3月30日提交的美国临时申请号62/479,193和2018年2月26日提交的美国专利申请号15/905,720的权益，并且这些申请以引用方式并入本文。
技术领域
本发明涉及非易失性存储器设备。
背景技术
目前，半导体设备的应用包括芯片上随机数生成器，用于为安全应用生成唯一标识符。应该以这样的方式生成唯一标识符，即在类似设备中重新创建数字即使不是不可能，也是困难的，即使该类似设备来自同一晶圆。该数字是固定的并且在设备的整个使用期内不变。
可编程非易失性存储器在独立芯片中或者在具有嵌入式非易失性存储器的半导体设备中的普及使其成为提供唯一标识符号码的理想选择。例如，美国专利7,142,452描述了将非易失性存储器阵列的制造中涉及的固有随机性用作安全锁。具体地，每个存储器单元的初始位值(即，编程状态)是未知的并且在制造之后发生变化。如果每个单元仅具有两个编程状态(编程和未编程)，则单元的仅一个32位模式就提供了另一种模式将与其匹配的几率为32的幂，其超过40亿。因此，可以生成基于初始编程状态的数字标识符号码。
虽然初始编程状态提供一些随机性，但在大多数情况下，它不提供真正随机性，因为大多数单元被编程或未被编程。很难实现任何给定单元处于编程或非编程状态的几乎50/50的几率。因此，仅初始编程状态，而不使用过多数量的存储器单元，不会提供真正唯一标识符号码。
需要利用非易失性存储器阵列制造的固有随机性，从而生成真正唯一标识符号码。
发明内容
先前提到的问题和需要通过包括多个存储器单元和控制器的存储器设备得到解决。这些存储器单元中的每一个包括：第一区和第二区，其形成在半导体衬底中，其中衬底的沟道区在第一区和第二区之间延伸；浮栅，其设置在沟道区的第一部分上方并且与其绝缘；以及选择栅，其设置在沟道区的第二部分上方并且与其绝缘。该控制器被配置为：在存储器单元处于亚阈值状态时，向存储器单元的第一区施加一个或多个正电压，以生成穿过沟道区中的每一个的泄漏电流；测量泄漏电流；以及基于测量的泄漏电流生成数字。
该存储器设备可包括多个存储器单元对和控制器，其中每个存储器单元对包括：第一区、第二区和第三区，其形成在半导体衬底中，其中衬底的第一沟道区在第一区和第二区之间延伸，并且衬底的第二沟道区在第二区和第三区之间延伸；第一浮栅，其设置在第一沟道区的第一部分上方并且与其绝缘；第二浮栅，其设置在第二沟道区的第一部分上方并且与其绝缘；第一选择栅，其设置在第一沟道区的第二部分上方并且与其绝缘；以及第二选择栅，其设置在第二沟道区的第二部分上方并且与其绝缘。该控制器被配置为：在存储器单元处于亚阈值状态时，向存储器单元的第二区，或者向存储器单元的第一区和第三区施加一个或多个正电压，以生成穿过第一沟道区和第二沟道区中的每一个的泄漏电流；测量泄漏电流；以及基于测量的泄漏电流生成数字。
一种识别包括多个存储器单元的存储器设备的方法。这些存储器单元中的每一个包括：第一区和第二区，其形成在半导体衬底中，其中衬底的沟道区在第一区和第二区之间延伸；浮栅，其设置在沟道区的第一部分上方并且与其绝缘；以及选择栅，其设置在沟道区的第二部分上方并且与其绝缘。该方法包括：在存储器单元处于亚阈值状态时，向存储器单元的第一区施加一个或多个正电压，以生成穿过沟道区中的每一个的泄漏电流；测量泄漏电流；以及基于测量的泄漏电流生成数字。
一种识别包括多个存储器单元对的存储器设备的方法。每个存储器单元对包括：第一区、第二区和第三区，其形成在半导体衬底中，其中衬底的第一沟道区在第一区和第二区之间延伸，并且衬底的第二沟道区在第二区和第三区之间延伸；第一浮栅，其设置在第一沟道区的第一部分上方并且与其绝缘；第二浮栅，其设置在第二沟道区的第一部分上方并且与其绝缘；第一选择栅，其设置在第一沟道区的第二部分上方并且与其绝缘；以及第二选择栅，其设置在第二沟道区的第二部分上方并且与其绝缘。该方法包括：在存储器单元处于亚阈值状态时，向存储器单元的第二区，或者向存储器单元的第一区和第三区施加一个或多个正电压，以生成穿过第一沟道区和第二沟道区中的每一个的泄漏电流；测量泄漏电流；以及基于测量的泄漏电流生成数字。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1为具有四个导电栅的存储器单元的侧横截面图。
图2为示出存储器单元阵列的一部分的示意图。
图3为示出用于生成对于存储器单元阵列唯一的随机数的存储器单元对的示意图。
图4为具有三个导电栅的存储器单元的侧横截面图。
图5为具有两个导电栅的存储器单元的侧横截面图。
图6为示出根据本发明的存储器设备的架构的图。
具体实施方式
本发明是利用和强调非易失性存储器单元的制造熵随机性以生成该设备的唯一标识符的系统和方法。将关于四栅非易失性存储器单元阵列讨论本发明，但可以使用具有额外或更少栅极的其他存储器单元配置。
美国专利7,927,994公开了具有四个栅极的分裂栅非易失性存储单元设备以及其操作。该分离栅存储器单元设备包括布置成行和列的存储器单元阵列。图1示出形成在半导体衬底12上的此类存储器单元对。源极扩散区16和漏极扩散区14形成在衬底12中，并且两者之间限定沟道区18。存储器单元中的每一个具有四个导电栅：选择栅20(也称为字线栅)，其设置在沟道区18的第一部分上方并且与其绝缘；浮栅22，其设置在沟道区18的第二部分和源极区16的一部分上方并且与其绝缘；擦除栅24，其设置在源极区16上方并且与其绝缘；以及控制栅26，其设置在浮栅22上方并且与其绝缘。优选地，擦除栅24可具有竖直设置在浮栅22上方的上部部分(例如，竖直悬垂)。
存储器单元被布置成阵列，其中此类存储器单元的列被隔离区以交织方式分离。每个存储器单元的列包含端对端布置的成对的图1中的存储器单元，因此每个存储器单元对共用同一源极区16，并且相邻的对共用同一漏极区14。整行存储器单元的选择栅20形成为单一的导电线20a(通常被称为字线WL)，使得每条字线20a形成每列存储器单元中的一个存储器单元的选择栅20(即每条字线与一行选择栅20电连接在一起)。控制栅26类似地形成为沿着该行存储器单元延伸(即与一行控制栅26电连接在一起)的连续的控制栅线26a，并且擦除栅24也类似地形成为沿着该行存储器单元延伸(即与一行擦除栅24电连接在一起)的连续的擦除栅线24a。源极区16连续地形成为在行方向上延伸并且在用于整行存储器单元对的源极区16中工作的源极线16a(即源极线与一行源极区16电连接在一起)。导电位线触点72将漏极14电连接到位线70，从而使每列漏极区14由位线70电连接在一起。图2示出存储器阵列的一部分的示意图。
通过将各种电压施加于目标存储器单元的选择的线(即与目标存储器单元关联的字线20、位线70、源极线16、控制栅线26和擦除栅线24)并且通过将各种电压施加于未选择的线(即与目标存储器单元不关联的字线20、位线70、源极线16、控制栅线26和擦除栅线24)，可擦除、编程和读取单个目标存储器单元。
例如，对于擦除操作，可将以下电压施加到选择的(Sel.)线和未选择的(Unsel.)线：
Figure GDA0002205971180000041
Figure GDA0002205971180000051
在擦除期间，将9伏到11伏的电压施加到擦除栅24，以使得电子从浮栅22隧穿到擦除栅24。可将约-6伏到-9伏的任选的负电压施加到选择的控制栅26。在这种情况下，施加到选择的擦除栅24的电压可降低到约7伏到9伏。还知道的是，在选择的擦除栅线24上使用11.5伏的电压，在所有其它线上使用零电压。
对于编程，可将以下电压施加到选择的线和未选择的线：
Figure GDA0002205971180000052
在编程期间，通过沟道在反转浮栅下面的部分有效注入热电子，来对目标存储器单元编程。将3伏到6伏的中等电压施加到选择的源极线SL以产生热电子。将选择的控制栅26和擦除栅24偏置到高电压(6伏到9伏)以利用高耦合率并且使耦合到浮栅22的电压最大化。耦合到浮栅的高电压引起浮栅沟道反转并且使横向场集中在分裂区以更有效地生成注入到浮栅22上的热电子。此外，这些电压提供高竖直场，以将热电子吸引到浮栅上并且减小注入能量势垒。
还知道的是，使用以下编程电压的组合：
Figure GDA0002205971180000053
对于读取，可将以下电压施加到选择的线和未选择的线：
Figure GDA0002205971180000061
在读取操作期间，根据编程操作与读取操作之间的平衡，可使选择的控制栅26上的电压和选择的擦除栅24上的电压平衡，因为控制栅和擦除栅中的每一者都耦接到浮栅。因此，施加到选择的控制栅26和选择的擦除栅24中的每一者的电压可为在0伏到3.7伏范围内的电压的组合以实现最佳窗口。此外，因为归因于电容RC耦合，选择的控制栅26上的电压是不利的，所以选择的擦除栅24上的电压可导致更快的读取操作。还知道的是，在读取操作中，将1.2伏的电压施加到选择的字线上并且将2.5伏的电压施加到未选择的控制栅26上。在读取操作期间，选择栅上的电压使沟道区在选择栅20下面的部分导通(使其导电)。如果使用电子来对浮栅进行编程，则沟道区在浮栅下面的部分将不导电或提供很小的导电性。如果不使用电子对浮栅进行编程，则浮栅下面的沟道区将导电。感测沟道区的导电性以确定是否使用了电子对浮栅进行编程。
通过使阵列中的预定数量的存储器单元专用于该目的来实现对存储器单元阵列唯一的随机数的生成。这些专用单元优选地从不被编程或擦除，而是保持在其原始制造状态(即，这些存储器单元的编程状态不会从其制造存储器阵列时存在的编程状态发生改变)。已经发现，通过使用差动感测(对于每个信息位需要4个存储器单元)成对读取这些存储器单元，在亚阈值操作中(意味着选择栅关闭，使得选择栅下方的沟道区关闭，其中任何检测到的读取电流仅为泄漏电流)，泄漏电流提供了对单元随机性的良好测量。
图3最佳地示出了这个亚阈值，差动感测。该图示意性地示出了8个存储器单元(即，四个存储器单元对)，其中每个存储器单元对在列方向上延伸并且连接到不同的位线70，所有这些存储器单元共享公共源极线16a。将亚阈值电压(例如，0.7V到1.5V)施加到源极线16a(其中在剩余的线/区上具有零或非常小的电压)，从而在位线中的每一个上针对每个存储器单元对产生泄漏电流I，由感测放大器40检测和测量该泄漏电流。例如，从位线701上的第一单元对生成泄漏电流I1，其中存储器单元中的每一个从其源极向其漏极泄漏电流并且来自两个存储器单元的总电流泄漏为I1，从位线702上的第二单元对生成I2，从位线703上的第三单元对生成I3，依此类推。通过以下操作来实现差动感测：从位线702上的总泄漏电流I2中减去位线701上的总泄漏电流I1以确定第一位值(其中正结果被认为是1而负结果被认为是0)；从位线703上的总泄漏电流I3中减去位线702上的总泄漏电流I2以确定第二位值(其中正结果被认为是1而负结果被认为是0)；从位线704上的总泄漏电流I4中减去位线703上的总泄漏电流I3以确定第三位值(其中正结果被认为是1而负结果被认为是0)；依此类推。从四个存储器单元的泄漏电流导出信息的每个位值，将其组合到两个位线上，其中将两个组合起来的电流彼此相减以得出反映单个位值的正结果或负结果。它是所有专用存储器单元的这些单个位值的组合，提供了随机的数(反映存储器单元制造单元到单元的随机性)。单个位值的这种组合对于存储器单元阵列是唯一的，并且可以在包含存储器单元阵列的产品的使用期内从存储器单元阵列可靠且可重复地读取。实际上，可以通过从一个泄漏电流中减去另一个泄漏电流，也可以通过从测量的泄漏电流中减去确定的泄漏电流值来实现泄漏电流的相减。相反，可以通过对测量的泄漏电流进行比较来实现差动感测。实际上，可以通过对两个泄漏电流进行比较，也可以通过比较从测量的泄漏电流确定的泄漏电流值来实现泄漏电流的比较。例如，可以基于较高编号的位线上的泄漏电流是否大于较低编号的位线上的泄漏电流来确定1或0的二进制确定。
为了增强信号完整性和存储器单元随机性，优选的是使用专用行对或甚至存储器单元的扇区来进行这个随机数生成。可能期望利用不用于任何目的的存储器单元的缓冲区(即，相邻的行和/或列)。通过不读取、编程或擦除缓冲区中的单元，减少了干扰用于生成随机数的存储器单元的原始随机性的机会。
该技术具有多个优点。首先，通过将来自两个相邻单元的电流组合(相加)，在任何给定位线处得到的电流信号大约是单个单元的两倍，这使得测量更准确。其次，由于感测/读取时间是电流振幅的函数，因此读取过程要快得多。第三，差动感测意味着不需要可能随时间引入误差或漂移的任何阈值或基准值比较。第四，实现随机数生成而无需在结构上改变存储器阵列中的任一个。第五，通过将相邻的存储器单元分组在一起并且将它们的电流相加，筛选出相邻单元中的制造相似性。
在另选实施方案中，用于生成随机数的存储器单元可以被柔和地(即，轻微地)编程或擦除。这可以产生比仅由制造变化导致的自然随机性更大的人工随机性。其他另选实施方案包括向字线20a和/或控制栅线26a施加小的偏置，使得存储器单元更接近但仍低于阈值，以增加由感测放大器测量的泄漏电流信号。此外，可以使用任何给定位线上的多于一个存储器单元对来生成泄漏电流以生成更高的总泄漏电流(即，可以为两个或更多个源极线16a提供正电压以生成穿过与其连接的存储器单元的泄漏电流)。最后，可以向位线70而不是源极线16B施加亚阈值电压(例如，0.7V到1.5V)，其中泄漏电流的方向被反转。
本发明不限于具有四个栅极的分裂栅存储器单元。具体地，可以在具有不含控制栅26和/或擦除栅24的存储器单元的存储器设备中实现相同的随机数生成。例如，图4示出了与图1的存储器单元具有相同元件的分裂栅存储器单元30的另选实施方案，但代替具有单独的控制栅和擦除栅，存在单个编程/擦除(PE)栅32，其设置在源极区16上方并且与其绝缘(即，这是三栅设计)。可以通过在PE栅32上施加高电压以引起电子从浮栅22隧穿到PE栅32来擦除存储器单元对。对于用于存储和读取数据的正常操作，可以通过在选择栅20、PE栅32和源极区16上施加正电压以及在漏极区14上施加电流以将电子从流过沟道区18的电流注入到浮栅22上来对每个存储器单元进行编程。可以通过在选择栅20和漏极区14上施加正电压并且感测电流来读取每个存储器单元。
图5示出与图1的存储器单元具有相同的元件但无任何控制栅或擦除栅的分裂栅存储器单元的另一个另选实施方案。在该实施方案的情况下，选择栅20的上部部分向上延伸越过浮栅22。可以通过在选择栅20上施加高正电压以及在源极区16和漏极区14上施加基准电位以引起电子从浮栅22隧穿到选择栅20来擦除存储器单元。对于用于存储和读取数据的正常操作，可以通过向漏极区14施加地电位、在源极区16上施加正电压以及在选择栅20上施加正电压来对存储器单元进行编程。然后，电子将从漏极区14流向源极区16，其中一些电子变得加速并且变热，由此它们被注入到浮栅22上(使浮栅带负电—编程状态)。可以通过在漏极区14上施加地电位、在源极区16上施加正电压以及在控制栅22上施加正电压(导通控制栅22下方的沟道区部分)并且感测电流来读取存储器单元。
图6中示出了本发明的存储器设备的架构。存储器设备包括非易失性存储器单元阵列50，该阵列可被分隔成两个单独的平面(平面A 52a和平面B 52b)。存储器单元可以是图1和图4至图5中所示的类型，可以形成在单个芯片上，可以在半导体衬底12中按多行和多列布置。与非易失性存储器单元阵列相邻的是地址解码器(例如，XDEC 54(行解码器)、SLDRV 56、YMUX 58(列解码器)、HVDEC 60)和位线控制器(BLINHCTL 62)，它们用于在所选择的存储器单元的读取、编程和擦除操作期间解码地址并且向各种存储器单元栅和区供应各种电压。列解码器包括感测放大器40。控制器66(包含控制电路)控制各种设备元件以实现目标存储器单元上的每个操作(编程、擦除、读取)。电荷泵CHRGPMP 64提供用于在控制器66的控制下读取、编程和擦除存储器单元的各种电压。控制器66还在亚阈值操作中实现上述差动感测以确定与存储器设备相关联的随机数。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖在任何权利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限制任何权利要求书或权利要求术语的范围，而是仅参考可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制任何权利要求。虽然上述相减或比较涉及彼此相邻的位线，但可以使用任何位线之间的比较的任何组合。
应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”(之间没有设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电连接到”包括“被直接电连接到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电连接到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (20)

1.一种存储器设备，包括：
多个存储器单元，其中所述存储器单元中的每一个包括：
第一区和第二区，所述第一区和所述第二区形成在半导体衬底中，其中所述衬底的沟道区在所述第一区与所述第二区之间延伸，
浮栅，所述浮栅设置在所述沟道区的第一部分上方并且与其绝缘，和
选择栅，所述选择栅设置在所述沟道区的第二部分上方并且与其绝缘；
控制器，所述控制器被配置为：
在所述存储器单元处于亚阈值状态时，向所述存储器单元的所述第一区施加一个或多个正电压，以生成穿过所述沟道区中的每一个的泄漏电流，
测量所述泄漏电流，以及
基于所述测量的泄漏电流生成数字，
其中所述控制器被配置为通过从第二所述存储器单元对的所述测量的泄漏电流中减去第一所述存储器单元对的所述测量的泄漏电流或对它们进行比较来生成所述数字的至少一部分。
2.根据权利要求1所述的设备，其中第一所述存储器单元对彼此相邻设置，并且第二所述存储器单元对彼此相邻设置，所述设备还包括：
第一位线，所述第一位线连接到所述第一所述存储器单元对的所述第二区；
第二位线，所述第二位线连接到所述第二所述存储器单元对的所述第二区；
其中所述控制器被配置为通过从所述第二位线上的泄漏电流中减去所述第一位线上的泄漏电流或对它们进行比较来生成所述数字的至少一部分。
3.根据权利要求1所述的设备，其中第一所述存储器单元对彼此相邻设置，并且第二所述存储器单元对彼此相邻设置，所述设备还包括：
第一位线，所述第一位线连接到所述第一所述存储器单元对的所述第一区；
第二位线，所述第二位线连接到所述第二所述存储器单元对的所述第一区；
其中所述控制器被配置为通过从所述第二位线上的泄漏电流中减去所述第一位线上的泄漏电流或对它们进行比较来生成所述数字的至少一部分。
4.根据权利要求1所述的设备，其中所述存储器单元中的每一个还包括：
擦除栅，所述擦除栅设置在所述第一区上方并且与其绝缘。
5.根据权利要求3所述的设备，其中所述存储器单元中的每一个还包括：
控制栅，所述控制栅设置在所述浮栅上方并且与其绝缘。
6.根据权利要求1所述的设备，其中所述控制器还被配置为：
在所述存储器单元处于亚阈值状态时，向所述选择栅施加正电压。
7.根据权利要求5所述的设备，其中所述控制器还被配置为：
在所述存储器单元处于亚阈值状态时，向所述控制栅施加正电压。
8.一种存储器设备，包括：
多个存储器单元对，其中每个所述存储器单元对包括：
第一区、第二区和第三区，所述第一区、所述第二区和所述第三区形成在半导体衬底中，其中所述衬底的第一沟道区在所述第一区和所述第二区之间延伸，并且所述衬底的第二沟道区在所述第二区和所述第三区之间延伸，
第一浮栅，所述第一浮栅设置在所述第一沟道区的第一部分上方并且与其绝缘，
第二浮栅，所述第二浮栅设置在所述第二沟道区的第一部分上方并且与其绝缘，
第一选择栅，所述第一选择栅设置在所述第一沟道区的第二部分上方并且与其绝缘，和
第二选择栅，所述第二选择栅设置在所述第二沟道区的第二部分上方并且与其绝缘；
控制器，所述控制器被配置为：
在所述存储器单元处于亚阈值状态时，向所述存储器单元的所述第二区，或者向所述存储器单元的所述第一区和所述第三区施加一个或多个正电压，以生成穿过所述第一沟道区和所述第二沟道区中的每一个的泄漏电流，
测量所述泄漏电流，以及
基于所述测量的泄漏电流生成数字，
其中所述控制器被配置为通过从所述多个存储器单元对中的一个存储器单元对的所述测量的泄漏电流中减去所述多个存储器单元对中的另一存储器单元对的所述测量的泄漏电流或对它们进行比较来生成所述数字的至少一部分。
9.根据权利要求8所述的设备，还包括：
多个位线，所述多个位线各自连接到所述存储器单元对中的一个的所述第一区和所述第三区，以用于从所述一个所述存储器单元对的所述第一沟道区和所述第二沟道区接收所述泄漏电流；
其中所述控制器被配置为通过从所述位线中的一个上的泄漏电流中减去所述位线中的另一个上的泄漏电流或对它们进行比较来生成所述数字的至少一部分。
10.根据权利要求9所述的设备，其中对于所述位线中的每一个，其上的所述泄漏电流是针对所述一个所述存储器单元对的来自所述第一沟道区的所述泄漏电流和来自所述第二沟道区的所述泄漏电流。
11.一种识别包括多个存储器单元的存储器设备的方法，其中所述存储器单元中的每一个包括：
第一区和第二区，所述第一区和所述第二区形成在半导体衬底中，其中所述衬底的沟道区在所述第一区与所述第二区之间延伸，
浮栅，所述浮栅设置在所述沟道区的第一部分上方并且与其绝缘，和
选择栅，所述选择栅设置在所述沟道区的第二部分上方并且与其绝缘；
所述方法包括：
在所述存储器单元处于亚阈值状态时，向所述存储器单元的所述第一区施加一个或多个正电压，以生成穿过所述沟道区中的每一个的泄漏电流，
测量所述泄漏电流，以及
基于所述测量的泄漏电流生成数字，
其中所述生成所述数字至少部分地包括从第二所述存储器单元对的所述测量的泄漏电流中减去第一所述存储器单元对的所述测量的泄漏电流或对它们进行比较。
12.根据权利要求11所述的方法，其中：
第一所述存储器单元对彼此相邻设置，并且第二所述存储器单元对彼此相邻设置；
所述设备还包括：
第一位线，所述第一位线连接到所述第一所述存储器单元对的所述第二区；
第二位线，所述第二位线连接到所述第二所述存储器单元对的所述第二区；
所述生成所述数字至少部分地包括从所述第二位线上的泄漏电流中减去所述第一位线上的泄漏电流或对它们进行比较。
13.根据权利要求11所述的方法，其中：
第一所述存储器单元对彼此相邻设置，并且第二所述存储器单元对彼此相邻设置；
所述设备还包括：
第一位线，所述第一位线连接到所述第一所述存储器单元对的所述第一区；
第二位线，所述第二位线连接到所述第二所述存储器单元对的所述第一区；
所述生成所述数字至少部分地包括从所述第二位线上的泄漏电流中减去所述第一位线上的泄漏电流或对它们进行比较。
14.根据权利要求11所述的方法，其中所述存储器单元中的每一个还包括：
擦除栅，所述擦除栅设置在所述第一区上方并且与其绝缘。
15.根据权利要求14所述的方法，其中所述存储器单元中的每一个还包括：
控制栅，所述控制栅设置在所述浮栅上方并且与其绝缘。
16.根据权利要求11所述的方法，还包括：
在所述存储器单元处于亚阈值状态时，向所述选择栅施加正电压。
17.根据权利要求15所述的方法，还包括：
在所述存储器单元处于亚阈值状态时，向所述控制栅施加正电压。
18.一种识别包括多个存储器单元对的存储器设备的方法，其中每个所述存储器单元对包括：
第一区、第二区和第三区，所述第一区、所述第二区和所述第三区形成在半导体衬底中，其中所述衬底的第一沟道区在所述第一区和所述第二区之间延伸，并且所述衬底的第二沟道区在所述第二区和所述第三区之间延伸，
第一浮栅，所述第一浮栅设置在所述第一沟道区的第一部分上方并且与其绝缘，
第二浮栅，所述第二浮栅设置在所述第二沟道区的第一部分上方并且与其绝缘，
第一选择栅，所述第一选择栅设置在所述第一沟道区的第二部分上方并且与其绝缘，以及
第二选择栅，所述第二选择栅设置在所述第二沟道区的第二部分上方并且与其绝缘；
所述方法包括：
在所述存储器单元处于亚阈值状态时，向所述存储器单元的所述第二区，或者向所述存储器单元的所述第一区和所述第三区施加一个或多个正电压，以生成穿过所述第一沟道区和所述第二沟道区中的每一个的泄漏电流，
测量所述泄漏电流，以及
基于所述测量的泄漏电流生成数字，
其中所述生成所述数字至少部分地包括从所述多个存储器单元对中的一个存储器单元对的所述测量的泄漏电流中减去所述多个存储器单元对中的另一存储器单元对的所述测量的泄漏电流或对它们进行比较。
19.根据权利要求18所述的方法，其中：
所述设备还包括多个位线，所述多个位线各自连接到所述存储器单元对中的一个的所述第一区和所述第三区，以用于从所述一个所述存储器单元对的所述第一沟道区和所述第二沟道区接收所述泄漏电流；
所述生成所述数字至少部分地包括从所述位线中的一个上的泄漏电流中减去所述位线中的另一个上的泄漏电流或对它们进行比较。
20.根据权利要求19所述的方法，其中对于所述位线中的每一个，其上的泄漏电流是针对所述一个所述存储器单元对的来自所述第一沟道区的所述泄漏电流和来自所述第二沟道区的所述泄漏电流。
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