KR102344013B1 - 전류 승수들을 사용하여 비휘발성 메모리에서 멀티비트 데이터를 저장 및 검색하기 위한 시스템 및 방법 - Google Patents

전류 승수들을 사용하여 비휘발성 메모리에서 멀티비트 데이터를 저장 및 검색하기 위한 시스템 및 방법 Download PDF

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Abstract

메모리 디바이스는 판독 동작 동안 출력 전류를 생성하도록 각각 구성된 메모리 셀들을 포함한다. 회로가, 메모리 셀들 각각에 대해, 메모리 셀의 출력 전류에 기초하여 판독 값을 생성하도록 구성된다. 회로가, 메모리 셀들 각각에 대해, 메모리 셀에 대한 판독 값에 승수를 승산하여 승산된 판독 값을 생성하도록 구성되며, 여기서 메모리 셀들 각각에 대한 승수는 메모리 셀들 중 임의의 다른 메모리 셀들에 대한 승수들과는 상이하다. 회로가 승산된 판독 값들을 합산하도록 구성된다. 판독 값들은 전류들, 전압들 또는 수치 값들일 수 있다. 대안적으로, 가산된 상수 값들이 승수들 대신에 사용될 수 있다. 개별 셀들로부터의 판독 전류들 또는 전체 비트 라인들 상의 판독 전류들에 승수들 또는 상수들이 적용될 수 있다.

Description

전류 승수들을 사용하여 비휘발성 메모리에서 멀티비트 데이터를 저장 및 검색하기 위한 시스템 및 방법
관련 출원
본 출원은 2018년 1월 4일자로 출원된 미국 가출원 제62/613,676호 및 2018년 12월 7일자로 출원된 미국 특허 출원 제16/213,860호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 디바이스에 관한 것이며, 더 구체적으로는 그 안에 저장될 수 있는 비트의 개수를 증가시키는 것에 관한 것이다.
비휘발성 메모리 디바이스들은 본 기술 분야에 잘 알려져 있다. 예를 들어, 분리형 게이트 메모리 셀이 미국 특허 제5,029,130호에 개시되어 있다. 이러한 메모리 셀은 소스 영역과 드레인 영역 사이에 연장되는 기판의 채널 영역 위에 배치되고 그의 전도율을 제어하는 제어 게이트 및 플로팅 게이트를 갖는다. (플로팅 게이트 상에 전자들을 주입함으로써) 메모리 셀을 프로그램하고, (플로팅 게이트로부터 전자들을 제거함으로써) 메모리 셀을 소거하고, (플로팅 게이트의 프로그래밍 상태를 결정하기 위해 채널 영역의 전도율을 측정하거나 검출함으로써) 메모리 셀을 판독하기 위해 전압들의 다양한 조합들이 제어 게이트, 소스 및 드레인에 인가된다.
비휘발성 메모리 셀들 내의 게이트들의 구성 및 개수는 달라질 수 있다. 예를 들어, 미국 특허 제7,315,056호는 소스 영역 위에 프로그램/소거 게이트를 추가로 포함하는 메모리 셀을 개시한다. 미국 특허 제7,868,375호는 소스 영역 위에 소거 게이트를 그리고 플로팅 게이트 위에 커플링 게이트를 추가로 포함하는 메모리 셀을 개시한다.
도 1은 이격된 소스 및 드레인 영역들(14/16)이 실리콘 반도체 기판(12)에 형성된 분리형 게이트 메모리 셀(10)을 예시한다. 기판의 채널 영역(18)이 소스/드레인 영역들(14/16) 사이에 정의된다. 플로팅 게이트(20)가 채널 영역(18)의 제1 부분 위에 배치되고 그로부터 절연된다(그리고 부분적으로 소스 영역(14) 위에 있고 그로부터 절연된다). 제어 게이트(워드 라인 게이트 또는 선택 게이트로도 지칭됨)(22)가 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연된 하부 부분, 및 위쪽으로 그리고 플로팅 게이트(20) 위로 연장되는 상부 부분을 갖는다(즉, 제어 게이트(22)는 플로팅 게이트(20)의 상부 에지 주위를 감싼다).
메모리 셀(10)은 제어 게이트(22) 상에 고 포지티브 전압을 그리고 소스 및 드레인 영역들(14/16) 상에 기준 전위를 배치함으로써 소거될 수 있다. 플로팅 게이트(20)와 제어 게이트(22) 사이의 고 전압 강하는 잘 알려진 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘에 의해 플로팅 게이트(20) 상의 전자들이 플로팅 게이트(20)로부터 개재된 절연체를 통해 제어 게이트(22)로 터널링하게 할 것이다(플로팅 게이트(20)를 포지티브로 대전된 상태 - 소거된 상태로 둠). 메모리 셀(10)은 드레인 영역(16)에 접지 전위를, 소스 영역(14) 상에 포지티브 전압을, 그리고 제어 게이트(22) 상에 포지티브 전압을 인가함으로써 프로그램될 수 있다. 이어서 전자들이 드레인 영역(16)으로부터 소스 영역(14)을 향해 흐를 것이며, 이때 일부 전자들은 가속화되고 가열되며 이에 의해 그들은 열 전자 주입(hot-electron injection)에 의해 플로팅 게이트(20) 상에 주입된다(플로팅 게이트를 네거티브로 대전된 상태 - 프로그램된 상태로 둠). 메모리 셀(10)은 드레인 영역(16) 상에 접지 전위를, 소스 영역(14) 상에 포지티브 전압을, 그리고 제어 게이트(22) 상에 포지티브 전압을 배치함으로써 판독될 수 있다(제어 게이트(22) 아래의 채널 영역 부분을 턴온함). 플로팅 게이트가 포지티브로 대전(소거)되는 경우, 메모리 셀은 턴온될 것이고, 전류가 소스 영역(14)으로부터 드레인 영역(16)으로 흐를 것이다(즉, 메모리 셀(10)은 감지된 전류 흐름에 기초하여 그의 소거된 "1" 상태에 있는 것으로 감지된다). 플로팅 게이트(20)가 네거티브로 대전(프로그램)되는 경우, 플로팅 게이트 아래의 채널 영역은 기껏해야 약하게 턴온되거나 턴오프되며, 그에 의해 임의의 전류 흐름을 감소시키거나 방지한다(즉, 메모리 셀(10)은 감지된 낮은 전류 흐름 또는 전류 흐름 없음에 기초하여 그의 프로그램된 "0" 상태에 있는 것으로 감지된다).
도 2는 메모리 셀(10)과 동일한 요소들을 갖지만, 소스 영역(14) 위에 배치되고 그로부터 절연된 프로그램/소거(PE) 게이트(32)를 추가로 갖는 대안적인 분리형 게이트 메모리 셀(30)을 예시한다(즉, 이것은 3-게이트 설계이다). 메모리 셀(30)은 PE 게이트(32) 상에 고 포지티브 전압을 배치하여 플로팅 게이트(20)로부터 PE 게이트(32)로의 전자들의 터널링을 유도함으로써 소거될 수 있다. 메모리 셀(30)은 제어 게이트(22), PE 게이트(32), 및 소스 영역(14) 상에 포지티브 전압들을, 그리고 드레인 영역(16) 상에 전류를 배치하여 채널 영역(18)을 통해 흐르는 전류로부터의 전자들을 플로팅 게이트(20) 상에 주입함으로써 프로그램될 수 있다. 메모리 셀(30)은 제어 게이트(22) 및 드레인 영역(16) 상에 포지티브 전압들을 배치하고, 전류 흐름을 감지함으로써 판독될 수 있다.
도 3은 메모리 셀(10)과 동일한 요소들을 갖지만, 소스 영역(14) 위에 배치되고 그로부터 절연된 소거 게이트(42), 및 플로팅 게이트(20) 위에 있고 그로부터 절연된 커플링 게이트(44)를 추가로 갖는 대안적인 분리형 게이트 메모리 셀(40)을 예시한다. 메모리 셀(40)은 소거 게이트(42) 상에 고 포지티브 전압을 그리고 선택적으로 커플링 게이트(44) 상에 네거티브 전압을 배치하여 플로팅 게이트(20)로부터 소거 게이트(42)로의 전자들의 터널링을 유도함으로써 소거될 수 있다. 메모리 셀(40)은 제어 게이트(22), 소거 게이트(42), 커플링 게이트(44), 및 소스 영역(14) 상에 포지티브 전압들을, 그리고 드레인 영역(16) 상에 전류를 배치하여 채널 영역(18)을 통해 흐르는 전류로부터의 전자들을 플로팅 게이트(20) 상에 주입함으로써 프로그램될 수 있다. 메모리 셀(30)은 제어 게이트(22) 및 드레인 영역(16) 상에(그리고 선택적으로 소거 게이트(42) 및/또는 커플링 게이트(44) 상에) 포지티브 전압들을 배치하고, 전류 흐름을 감지함으로써 판독될 수 있다.
위에 언급된 모든 메모리 셀들에 대해, 메모리 셀들을 "0" 상태로 프로그램하고, 메모리 셀들을 "1" 상태로 소거하고, 메모리 셀들이 프로그램된 상태에 있는지 또는 소거된 상태에 있는지를 결정하기 위해 메모리 셀들을 판독하기 위해서 프로그램, 소거 및 판독 동작들 각각에서 전압들이 인가된다. 그러한 메모리 디바이스들에 대한 한 가지 문제점은 메모리 셀이 단지 2개의 가능한 상태만을 갖기 때문에 각각의 메모리 셀이 단지 1 비트의 데이터(즉, 2개의 비트 값)만을 저장할 수 있다는 것이다. 전술한 메모리 디바이스들은 단지 2개의 이진 비트 값 대신에 값들의 연속적인 범위 내의 아날로그 비트 값들과 같은 추가적인 비트 값들을 저장할 필요가 있는 응용들에서 사용하기에 적합하지 않다.
전술된 문제 및 요구는 판독 동작 동안 출력 전류를 생성하도록 각각 구성된 메모리 셀들, 메모리 셀들 각각에 대해, 메모리 셀의 출력 전류에 기초하여 판독 값을 생성하도록 구성된 회로, 메모리 셀들 각각에 대해, 메모리 셀에 대한 판독 값에 승수를 승산하여 승산된 판독 값을 생성하도록 구성된 회로 - 메모리 셀들 각각에 대한 승수는 메모리 셀들 중 임의의 다른 메모리 셀들에 대한 승수들과는 상이함 -, 및 승산된 판독 값들을 합산하도록 구성된 회로를 포함하는 메모리 디바이스에 의해 해결된다.
메모리 디바이스는 판독 동작 동안 출력 전류를 생성하도록 각각 구성된 메모리 셀들, 메모리 셀들 각각에 대해, 메모리 셀의 출력 전류에 기초하여 판독 값을 생성하도록 구성된 회로, 메모리 셀들 각각에 대해, 판독 값에 상수 값을 가산하여 가산된 판독 값을 생성하도록 구성된 회로 - 메모리 셀들 각각에 대한 상수는 메모리 셀들 중 임의의 다른 메모리 셀들에 대한 상수들과는 상이함 -, 및 가산된 판독 값들을 합산하도록 구성된 회로를 포함할 수 있다.
메모리 디바이스는 또한 로우(row)들 및 컬럼(column)들로 배열된 복수의 메모리 셀들 - 메모리 셀들 각각은 판독 동작 동안 출력 전류를 생성하도록 구성됨 -, 메모리 셀들의 컬럼들 중 하나의 컬럼으로부터 출력 전류들을 수신하기 위해 메모리 셀들의 하나의 컬럼에 각각 접속된 복수의 비트 라인들, 비트 라인들 각각에 대해, 비트 라인에 의한 수신된 출력 전류들에 기초하여 판독 값을 생성하도록 구성된 회로, 비트 라인들 각각에 대해, 비트 라인에 대한 판독 값에 승수를 승산하여 승산된 판독 값을 생성하도록 구성된 회로 - 비트 라인들 각각에 대한 승수는 비트 라인들 중 임의의 다른 비트 라인들에 대한 승수들과는 상이함 -, 및 승산된 판독 값들을 합산하도록 구성된 회로를 포함할 수 있다.
메모리 디바이스는 또한 로우들 및 컬럼들로 배열된 복수의 메모리 셀들 - 메모리 셀들 각각은 판독 동작 동안 출력 전류를 생성하도록 구성됨 -, 메모리 셀들의 컬럼들 중 하나의 컬럼으로부터 출력 전류들을 수신하기 위해 메모리 셀들의 하나의 컬럼에 각각 접속된 복수의 비트 라인들, 비트 라인들 각각에 대해, 비트 라인에 의한 수신된 출력 전류들에 기초하여 판독 값을 생성하도록 구성된 회로, 비트 라인들 각각에 대해, 비트 라인에 대한 판독 값에 상수 값을 가산하여 가산된 판독 값을 생성하도록 구성된 회로 - 비트 라인들 각각에 대한 상수는 비트 라인들 중 임의의 다른 비트 라인들에 대한 상수들과는 상이함 -, 및 가산된 판독 값들을 합산하도록 구성된 회로를 포함할 수 있다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 제1 종래의 분리형 게이트 비휘발성 메모리 셀의 측단면도이다.
도 2는 제2 종래의 분리형 게이트 비휘발성 메모리 셀의 측단면도이다.
도 3은 제3 종래의 분리형 게이트 비휘발성 메모리 셀의 측단면도이다.
도 4는 비트 값을 저장하는 데 사용되는 4개의 메모리 셀의 판독 전류에 대해 승산하는 데 사용되는 고유 승수 값들을 예시하는 도면이다.
도 5는 메모리 디바이스 아키텍처의 평면도이다.
본 발명은 메모리 셀에 아날로그 비트 값들을 저장할 수 있는 비휘발성 메모리 디바이스들에 관한 것이다. 이것은 각각의 비트 값에 대해 다수의 메모리 셀을 이용하여 아날로그 비트 값들을 저장함으로써 달성된다. 예로서 4개의 메모리 셀(46)의 그룹을 사용하는 기술이 도 4에 예시되어 있다. 그러나, 각각의 비트 값을 저장하는 데 사용되는 메모리 셀들의 수 및 위치들은 변할 수 있다. 메모리 셀들(46)은 도 1 내지 도 3과 관련하여 전술한 메모리 셀들 중 임의의 것일 수 있다. 메모리 셀들(46)은 바람직하게는 로우들 및 컬럼들의 어레이로 배열되며, 이때 비트 라인들(47)이 드레인 영역들(16)에 그리고 감지 증폭기(48)에 접속된다. 바람직하게는, 메모리 셀들의 각각의 컬럼은 컬럼 내의 모든 메모리 셀들(46)의 드레인 영역들(16)에, 그리고 감지 증폭기(48)에 접속되는 비트 라인(47)을 포함한다. 감지 증폭기(48)는 특히 판독 동작 동안 비트 라인들(47) 상의 메모리 셀들로부터의 판독 전류(즉, 출력 전류)를 증폭시키고, 검출하고, 측정(감지)한다. 각각의 메모리 셀(46)은 판독 동작 동안 동일한 비트 라인(47) 상의 모든 다른 메모리 셀들을 디스에이블하고, 판독 동작 동안 하나의 메모리 셀로부터의 출력 전류를 검출함으로써 개별적으로 판독될 수 있다.
본 예에서, 동일한 로우 그러나 상이한 컬럼들 내의 4개의 메모리 셀(46)이 본 발명을 예시하는 데 사용된다. 그러나, 개수 및 상대 위치의 면에서 메모리 셀들(46)의 임의의 조합이 사용될 수 있다. 각각의 아날로그 비트 값은 디지털 이진 비트들의 고유 조합 및 그에 의해 4개의 메모리 셀(46)에 대한 "디지털 프로그램 상태들"에 의해 표현된다. 이 기술에 고유한 것은 메모리 셀들(46)로부터 정보가 판독되는 방법이다. 판독 동작 동안, 각각의 메모리 셀(46)에 대한 판독 전류는 감지 증폭기(48)에 의해 감지된다. 전자들로 프로그램된 메모리 셀들(46)은 매우 낮은 판독 전류를 갖거나 판독 전류를 갖지 않을 것이다. 소거 상태의 메모리 셀들(46)은 더 높은 판독 전류를 가질 것이다. 각각의 셀의 판독 전류에 고유 승수 값이 승산되며(즉, 실제 메모리 셀들의 어레이 밖에서, 예를 들어 메모리 블록의 주변에서 예컨대 감지 증폭기(48) 및/또는 컨트롤러(66)에 의해 수행됨), 따라서 프로그램 상태들의 임의의 주어진 조합에 대한 메모리 셀들(46)의 그룹에 대한 전류들의 합계는 메모리 셀들의 그룹에 인가되는 워드 라인 입력들의 각각의 세트에 대한 고유 합계 값을 생성할 것이다.
도 4는 4-셀 예에 대한 고유 승수 값들의 예시적인 비제한적 예를 예시한다. 도 4에서, 최상위 비트는 제1 메모리 셀(46)(셀 1)에 저장되고, 다음 상위 비트는 제2 메모리 셀(46)(셀 2)에 저장되고, 등등이며, 이때 최하위 비트는 제4 메모리 셀(46)(셀 4)에 저장된다. 판독 동작 동안, 셀 전류들은 감지 증폭기(48)를 사용하여 비트 라인들(47) 상에서 감지된다. 그러한 셀 전류들에 각각 고유 승수 값이 승산된다(즉, 4개의 셀 중 어느 것에 대해서도 승수 값이 동일하지 않다). 본 예에서, 셀 4에서 시작하고 셀 1에서 종료하는 승수 값들의 시퀀스는 방정식 2X에 의해 제시되며, 여기서 X는 셀 4, 셀 3, 셀 2, 셀 1에 대해 각각 음이 아닌 정수들(예를 들어, 0, 1, 2, 3)이다. 이것은 셀 4의 판독 전류에 1이 승산되고, 셀 3의 판독 전류에 2가 승산되고, 셀 2의 판독 전류에 4가 승산되고, 셀 1의 판독 전류에 8이 승산된다는 것을 의미한다. 이어서 4개의 판독 전류는, 승산 후에, 합산되어 4개의 메모리 셀에 대한 최종 합산 판독 전류를 제공한다. 최종 합산 판독 전류는 모든 메모리 셀들에 대한 프로그램 상태들의 가능한 조합들 각각에 대한 고유 값을 가질 것이다(즉, 프로그램 상태들의 그러한 가능한 조합들은 0000, 0001, 0010, 0100, 1000, 0011,.....1111이다). 이러한 방식으로, 주변 회로(예를 들어, 컨트롤러(66))는 합산 판독 전류를 판독하고 고유 아날로그 비트를 결정할 수 있지만, 그것은 각각이 다른 셀들과 동일한 판독 전류를 가질 수 있는 다수의 디지털 이진 셀들을 사용하여 저장된다.
도 4의 예가 공식 2X를 사용하여 고유 승수 값들의 수열을 결정하지만, 아날로그 비트를 저장하는 모든 메모리 셀들에 대한 고유 승수 값들을 생성하는 임의의 다른 공식 또는 기술이 사용될 수 있다. 예를 들어, K의 임의의 상수 값에 대한 판독 전류들을 승산하기 위해 수열 1K, 2K, 3K, 4K가 사용될 수 있다(즉, 승수들은 X·K의 방정식을 따르며, 여기서 X는 양의 정수들이고 K는 상수 값이다). 대안적으로, 판독 전류들에 대해 승수들을 승산하는 대신에, 고유 가산 상수들이 셀 전류들에 가산될 수 있다(즉, 여기서 고유 상수 값이 각각의 셀 전류에 가산된다). 예를 들어, 다음과 같은 가산 공식이 사용될 수 있으며: R1+A, R2+B, R3+C, R4+D, 여기서 R은 메모리 셀들(46) 중 하나로부터의 판독 전류이고, A 내지 D는 판독 전류들에 가산되는 (서로 상이한) 고유 상수 값들이다. 승수들 및 가산 상수들은 정수들, 전체 수들, 분수들 또는 심지어 음의 수들 또는 값들일 수 있다.
승수들 또는 가산 상수들은 추가적인 신호 처리 전에, 동안에 또는 후에 셀 판독 전류들에 직접적으로 또는 간접적으로 적용될 수 있다. 예를 들어, 승수들 또는 가산 상수들은 (예를 들어, 감지 증폭기(48)에 의한) 판독 셀 전류들의 감지 전에 또는 그의 일부로서 감지된 셀 판독 전류들에 적용될 수 있다. 대안적으로, 승수들 또는 가산 상수들은 셀 판독 전류들이 감지 증폭기(48)에 의해 초기에 감지된 후에 감지 증폭기(48) 또는 컨트롤러(66)에 의해 감지된 셀 판독 전류 값들에 적용될 수 있다. 임의의 주어진 셀 전류에 대해, 그 전류의 진폭은 감지 증폭기에 의한 초기 감지 전에, 동안에 또는 후에 대응하는 승수 또는 가산 상수에 의해 좌우되는 바와 같이 증가될 수 있다. 대안적으로, 셀 전류는 전압으로 변환될 수 있고, 그 전압의 진폭은 대응하는 승수 또는 가산 상수에 의해 좌우되는 바와 같이 증가될 수 있다. 또는, 수치 값은 셀 전류로부터 직접적으로 또는 간접적으로 결정될 수 있으며, 그에 의해 수치 값은 대응하는 승수 또는 가산 상수에 의해 유지되거나 변경된다. 따라서, 일반적으로 말하면, 그것은 승수 또는 가산 상수가 적용되는 판독 값이며, 여기서 판독 값은 판독 동작 동안 셀 전류에 기초하여 생성되는 전압, 전류 또는 수치 값이다.
몇몇 응용들에 대해, 동일한 비트 라인 상의 하나 초과의 메모리 셀이 동시에 판독될 수 있다(즉, 동일한 비트 라인 상의 다수의 메모리 셀이 비트 라인 상에서 감지되는 판독 전류에 기여하고 있다). 예를 들어, 아날로그 신경망 응용들에서, 메모리 셀들이 그들의 워드 라인들 상에 배치된 인입 신호들에 대해 승산되는 가중치들을 저장하는 데 사용되는 경우, 메모리 셀들의 다수의 로우가 동시에 판독된다. 그러한 경우에, 임의의 주어진 비트 라인 상의 판독 전류는 그 비트 라인 상에서 판독되는 메모리 셀들로부터의 모든 판독 전류들의 합계일 것이다. 따라서, 메모리 셀들의 다수의 로우가 동시에 판독되고 있을 때, 고유 승수들 또는 가산 상수들은 비트 라인 판독 전류들에 (직접적으로 또는 간접적으로) 적용되고 있다(그들 각각은 비트 라인 상의 다수의 메모리 셀로부터의 판독 전류 기여들을 포함한다).
예시적인 메모리 디바이스의 아키텍처가 도 5에 예시되어 있다. 메모리 디바이스는 2개의 별개의 평면(평면 A(52a) 및 평면 B(52b))으로 분리될 수 있는, 비휘발성 메모리 셀들(46)의 어레이(50)를 포함한다. 메모리 셀들(46)은 도 1 내지 도 3에 도시된 타입의 것이고, 단일 칩 상에 형성되고, 반도체 기판(12)에서 복수의 로우들 및 컬럼들로 배열될 수 있다. 비휘발성 메모리 셀들의 어레이에 어드레스 디코더들(예컨대, XDEC(54)(로우 디코더), SLDRV(56), YMUX(58)(컬럼 디코더), HVDEC(60)) 및 비트 라인 컨트롤러(BLINHCTL)(62)가 인접해 있는데, 이들은 선택된 메모리 셀들에 대한 판독, 프로그램, 및 소거 동작들 동안에 어드레스들을 디코딩하고 다양한 전압들을 다양한 메모리 셀 게이트들 및 영역들에 공급하는 데 사용된다. 컬럼 디코더(58)는 판독 동작 동안 비트 라인들(47) 상의 전류들을 측정하기 위한 회로를 포함하는 감지 증폭기(48)를 포함한다. 컨트롤러(66)(제어 회로를 포함함)가 타깃 메모리 셀들 상에서 각각의 동작(프로그램, 소거, 판독)을 구현하도록 다양한 디바이스 요소들을 제어한다. 전하 펌프 CHRGPMP(64)가 컨트롤러(66)의 제어 하에 메모리 셀들을 판독, 프로그램 및 소거하는 데 사용되는 다양한 전압들을 제공한다. 위에서 논의된 바와 같이, 판독 전류 승수들 또는 가산 상수들은 예를 들어 컨트롤러(66) 내의 회로로 구현될 수 있다. 대안적으로 또는 추가적으로, 판독 전류 승수들 또는 가산 상수들은 컬럼 디코더 YMUX(58)의 감지 증폭기(48) 부분 내의 회로로 구현될 수 있다.
상기 실시예가 판독 동작이 소거된 메모리 셀들(46)을 완전히 턴온시키기 위한 임계 전압을 초과하는 판독 전압들로 수행되게 하는, 메모리 셀들(46)의 이진 프로그램 및 소거 상태들에 관하여 설명되지만, 메모리 셀들(46)의 판독 동작은 하위 임계 전압들을 사용하여 수행될 수 있으며, 이는 메모리 셀(46)이 완전히 소거된 상태에 있더라도 판독 동작 동안 결코 완전히 턴온되지 않는다는 것을 의미한다. 대신에, 메모리 셀들은 메모리 셀의 프로그램 상태에 기초하여 그러나 메모리 셀을 완전히 턴온시킴이 없이 메모리 셀을 통해 판독 전류에서의 검출 가능한 차이가 존재하는 하위 임계 방식으로 동작된다. 이것은 메모리 셀들이 그들의 워드 라인들 상에 배치된 인입 신호들에 대해 승산되는 가중치들을 저장하는 데 사용되는 아날로그 신경망들과 같은 응용들에 유리하다. 각각의 셀은 하위 임계 모드에서 동작되며, 따라서 입력 신호들은 셀들의 세트에 저장된 가중치 값들로 효과적으로 승산될 수 있다. 그 경우에, (승수들 또는 가산 상수들이 가중치 값을 저장하기 위해 사용되는 메모리 셀들의 세트에 적용된 후의) 최종 합산 판독 전류는 (예를 들어, 오디오, 비디오 또는 이미지 입력으로부터 오고 메모리 어레이의 워드 라인 입력들에 도달하기 전에 전처리된) 적용된 프로그램 상태들과 입력들의 가능한 조합들 각각에 대한 고유 값을 가질 것이다.
전술한 실시예가 아날로그 비트 값을 저장하는 데 사용되는 4개의 메모리 셀과 관련하여 예시되지만, 더 적은 또는 더 많은 수의 메모리 셀들이 사용될 수 있다. 또한, 각각의 아날로그 비트 값을 저장하는 데 사용되는 셀들의 조합은 동일한 로우에 있거나 심지어 서로 인접할 필요가 없으며, 어레이 내의 어딘가의 메모리 셀들의 임의의 조합일 수 있다.
본 발명은 본 명세서에 예시되고 전술된 실시예(들)로 제한되지 않는다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하는 것이 아니라, 대신에 단지 하나 이상의 청구항에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안된다. 또한, 모든 방법 단계들이 예시된 또는 최종적으로 청구된 정확한 순서로 수행될 필요는 없다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다.
본 명세서에서 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 커플링되는"은 "직접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (20)

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  7. 메모리 디바이스로서,
    판독 동작 동안 출력 전류를 생성하도록 각각 구성된 메모리 셀들;
    상기 메모리 셀들 각각으로부터 출력 전류를 수신하기 위해 메모리 셀(46)들로 연결된 하나 이상의 비트 라인(47);
    상기 메모리 셀들 각각에 대해, 상기 메모리 셀의 출력 전류에 기초하여 판독 값을 생성하도록 구성된 회로 -상기 회로가 하나 이상의 비트 라인(47)에 연결된 감지 증폭기(48)를 포함하며, 감지 증폭기는 판독 동작 중에 메모리 셀(46)들 각각으로부터의 출력 전류를 증폭시키고, 검출하고, 측정함-;
    상기 메모리 셀들 각각에 대해, 상기 판독 값에 상수 값을 가산하여 가산된 판독 값을 생성하도록 구성된 회로 - 상기 메모리 셀들 각각에 대한 상기 상수 값은 상기 메모리 셀들 중 임의의 다른 메모리 셀들에 대한 상수 값들과는 상이함 -; 및
    상기 가산된 판독 값들을 합산하도록 구성된 회로를 포함하는, 메모리 디바이스.
  8. 제7항에 있어서, 상기 판독 값들은 전류임을 특징으로 하는, 메모리 디바이스.
  9. 제7항에 있어서, 상기 판독 값들을 생성하도록 구성된 상기 회로는 상기 메모리 셀들의 상기 출력 전류들에 기초하여 전압들을 생성함으로써 상기 판독 값들을 생성하도록 구성되고, 상기 판독 값들은 전압임을 특징으로 하는, 메모리 디바이스.
  10. 제7항에 있어서, 상기 판독 값들을 생성하도록 구성된 상기 회로는 상기 메모리 셀들의 상기 출력 전류들에 기초하여 수치 값들을 생성함으로써 상기 판독 값들을 생성하도록 구성됨을 특징으로 하는, 메모리 디바이스.
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  17. 메모리 디바이스로서,
    로우들 및 컬럼들로 배열된 복수의 메모리 셀(46)들 - 상기 메모리 셀들 각각은 판독 동작 동안 출력 전류를 생성하도록 구성됨 -;
    상기 메모리 셀들의 한 컬럼으로부터 상기 출력 전류들을 수신하기 위해 상기 메모리 셀들의 칼럼들 중 상기 한 컬럼에 각각 접속된 복수의 비트 라인(47)들;
    상기 비트 라인들 각각에 대해, 상기 비트 라인에 의해 상기 수신된 출력 전류에 기초하여 판독 값을 생성하도록 구성된 회로-상기 회로가 복수의 비트 라인(47)들에 연결된 감지 증폭기(48)를 포함하며, 비트 라인들 각각에 대하여, 감지 증폭기는 판독 동작 중에 비트 라인(47)에 의해 수신된 출력 전류를 증폭시키고, 검출하고, 측정함-;
    상기 비트 라인(47)들 각각에 대해, 상기 비트 라인에 대한 상기 판독 값에 상수 값을 가산하여 가산된 판독 값을 생성하도록 구성된 회로 - 상기 비트 라인들 각각에 대한 상기 상수 값은 상기 비트 라인들 중 임의의 다른 비트 라인들에 대한 상수들과는 상이함 -; 및
    상기 가산된 판독 값들을 합산하도록 구성된 회로를 포함하는, 메모리 디바이스.
  18. 제17항에 있어서, 상기 판독 값들은 전류임을 특징으로 하는, 메모리 디바이스.
  19. 제17항에 있어서, 상기 판독 값들을 생성하도록 구성된 상기 회로는 상기 비트 라인들의 상기 출력 전류들에 기초하여 전압들을 생성함으로써 상기 판독 값들을 생성하도록 구성되고, 상기 판독 값들은 전압임을 특징으로 하는, 메모리 디바이스.
  20. 제17항에 있어서, 상기 판독 값들을 생성하도록 구성된 상기 회로는 상기 비트 라인들의 상기 출력 전류들에 기초하여 수치 값들을 생성함으로써 상기 판독 값들을 생성하도록 구성됨을 특징으로 하는, 메모리 디바이스.
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