JPH0991991A - メモリモジュール - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 欠陥ビットを含むメモリチップを有効に使用
できるようにする。 【解決手段】 正規メモリにおける不良アドレスを記憶
し、それに対するメモリアクセスを検出して予備メモリ
に切り換えるとともに、冗長切り換え回路により予備メ
モリに余裕があるときに外部端子から供給された予備メ
モリアクセス信号を有効にして上記予備メモリに対する
メモリアクセスを行う欠陥救済回路を設けた半導体チッ
プの複数と１つの制御用半導体チップとを実装基板上に
搭載し、上記制御用の半導体チップに複数の半導体チッ
プのうち内蔵された欠陥救済回路により救済できない不
良アドレスを記憶させ、かかる不良アドレスに対するメ
モリアクセスを検出し、他の半導体チップであって予備
メモリに余裕があるものに予備メモリアクセス信号を供
給してかかる予備メモリに対してメモリアクセスを行う
ようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリモジュー
ルに関し、プリント基板あるはメモリカード等の実装基
板に複数のメモリチップが搭載されてなるものの欠陥救
済技術に利用して有効な技術に関するものである。

【０００２】

【従来の技術】冗長回路を備えたメモリモジュールとし
て、特開平１−２６９２９号公報がある。このメモリモ
ジュールは、部分的に良品のメモリセルを有する正規メ
モリチップと、予備メモリチップとを備え、正規メモリ
の欠陥位置を記憶し、正規メモリと予備メモリのアドレ
スもしくはＩ／Ｏ信号を切り換える制御回路とで構成さ
れている。これにより、これまで廃棄していた欠陥ビッ
トを含むメモリチップを使用できるようにするものであ
る。

【０００３】

【発明が解決しようとする課題】上記メモリモジュール
では、半導体チップとして正規メモリチップと予備メモ
リチップを設け、更にその切り換えを行う制御回路を必
要とする。このため、半導体チップ数が増加してしまう
という問題がある。

【０００４】この発明の目的は、簡単な構成により欠陥
ビットを含むメモリチップを有効に使用できるようにし
たメモリモジュールを提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、正規メモリにおける不良ア
ドレスを記憶し、それに対するメモリアクセスを検出し
て予備メモリに切り換えるとともに、冗長切り換え回路
により予備メモリに余裕があるときに外部端子から供給
された予備メモリアクセス信号を有効にして上記予備メ
モリに対するメモリアクセスを行う欠陥救済回路を設け
た半導体チップの複数と１つの制御用半導体チップとを
実装基板上に搭載し、上記制御用の半導体チップに複数
の半導体チップのうち内蔵された欠陥救済回路により救
済できない不良アドレスを記憶させ、かかる不良アドレ
スに対するメモリアクセスを検出し、他の半導体チップ
であって予備メモリに余裕があるものに予備メモリアク
セス信号を供給してかかる予備メモリに対してメモリア
クセスを行う。

【０００６】上記した手段によれば、欠陥ビットを含む
半導体チップと内蔵の欠陥救済回路に余裕のあるものと
を組み合わせて実装基板に搭載して、上記制御回路によ
り上記半導体チップの欠陥救済を行うようにすることが
できる。

【０００７】

【発明の実施の形態】図１には、この発明に係る半導体
メモリチップの一実施例のブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術により単結晶シリコンのような１個の半導体基板上
において形成される。半導体メモリチップは、スタティ
ック型ＲＡＭ（ランダム・アクセス・メモリ）、ダイナ
ミック型ＲＡＭ、あるいはＥＰＲＯＭ又はフラッシュＥ
ＰＲＯＭ等のようなプログラマブルＲＯＭ（リード・オ
ンリー・メモリ）である。

【０００８】この実施例の半導体メモリチップは、正規
デコーダと正規メモリの他に、かかる正規メモリに発生
した欠陥を救済するための予備メモリを備える。予備メ
モリは、正規メモリにおけるワード線とデータ線（又は
ビット線）から構成される。かかる予備のワード線やデ
ータ線は、１本に限定されずそれぞれが複数設けられ
る。同図には、正規メモリと予備メモリとが全く別々の
回路として構成されているように描かれているが、実際
には予備メモリを構成する予備ワード線は、正規メモリ
のデータ線と交差して、その交点にメモリセルが設けら
れる。また、予備メモリを構成する予備のデータ線は、
正規メモリのワード線と交差して、その交点にメモリセ
ルが設けられる。

【０００９】これにより、正規メモリの特定のワード線
に断線等がある場合は勿論のこと、特定のワード線に接
続される多数のメモリセルのうち１つのメモリセルにお
いて欠陥があるときに、かかるワード線が予備のワード
線に置き換えられる。同様に、正規メモリの特定のデー
タ線に断線等がある場合は勿論のこと、特定のデータ線
に接続される多数のメモリセルのうち１つのメモリセル
に欠陥があるときに、かかるデータ線が予備のデータ線
に置き換えられる。上記欠陥のあるメモリセルは、ワー
ド線とデータ線の交点に接続されものであるために、そ
れを救済するために予備のワード線を用いてもよいし、
予備のデータ線を用いるようにしてもよい。

【００１０】正規メモリ及び予備メモリは、上記のよう
なワード線とデータ線及びその交点に設けられたメモリ
セルの他、必要に応じてセンスアンプ等が設けられる。
例えば、ダイナミック型ＲＡＭにおいては、メモリセル
のキャパシタに蓄積された電荷の形態で情報を記憶する
ものであるために、データ線には上記情報を増幅するた
めと、読み出しにより破壊されかかかった記憶電荷をも
との状態に戻すためのセンスアンプが設けられる。この
ようなセンスアンプも上記正規メモリ及び予備メモリに
含まれるものである。また、読み出し動作の基準電圧
は、データ線のハーフプリチャージ電圧とするもので
は、プリチャージ回路も同様に含まれるものである。

【００１１】正規デコーダは、上記正規メモリにおける
１つのワード線と１つのデータ線を選択する。特に制限
されないが、４ビットや８ビット等の複数ビット単位で
のメモリアクセスを行うものでは、それぞれに応じて複
数のワード線とデータ線とが１回のメモリアクセスによ
り選択されることはいうまでもない。冗長デコーダは、
正規メモリにおける不良アドレスを記憶する記憶回路
と、入力されたアドレス信号と上記記憶回路に記憶され
た不良アドレスとを比較するアドレス比較回路とを備え
ている。このアドレス比較回路により不良アドレスに対
するメモリアクセスを検出すると、それに対応してワー
ド線又はデータ線の選択信号を形成する。このとき、上
記検出信号により正規メモリのワード線又はデータ線の
選択動作が無効にされる。

【００１２】この実施例では、冗長デコーダに対して、
同一チップに搭載された正規メモリに対する欠陥救済
か、他の半導体メモリチップの救済に用いるかを切り替
える冗長切替ＳＷ回路が設けられる。この冗長切替ＳＷ
回路は、予備メモリ全体に対応した冗長デコーダの機能
を一括して決定するというものではない。この実施例の
ように外部から供給される予備メモリアクセス用アドレ
ス信号が１つ設けられる場合、複数からなる予備ワード
線及び予備データ線のうち、予め決められた少なくとも
１本の予備ワード線又は予備データ線の選択信号を形成
するデコーダに一対一に対応して設けられる。

【００１３】上記冗長デコーダは、冗長切替ＳＷ回路に
より電源電圧Ｖccが供給された状態では、それに記憶さ
れた不良アドレスの欠陥救済に用いられる。つまり、冗
長切替ＳＷ回路により電源電圧Ｖccを供給させるように
したものは、予備メモリが正規メモリにおける欠陥救済
に全て用いれている状態を示している。予備メモリのう
ちの予備ワード線及び予備データ線が正規メモリの欠陥
救済に用いられるときには、上記冗長切替ＳＷ回路に対
応された予備ワード線又は予備データ線を除いた予備ワ
ード線又は予備データ線を使用するようにされる。

【００１４】上記冗長デコーダは、冗長切替ＳＷ回路に
より予備メモリアクセス信号を選択した状態では、それ
に対応した予備ワード線又は予備データ線が正規メモリ
の欠陥救済に用いられなかったときに対応される。つま
り、この状態は、別の半導体チップの欠陥救済が可能な
チップとしてマーキング等の区別がされる。このことに
対応して、内蔵の予備メモリでは正規メモリの欠陥救済
が完全には行えずに未だ未救済のワード線又はデータ線
を含む半導体チップは、欠陥ワード線数又はデータ線数
が判るようなマーキングが行われるようにされる。

【００１５】図２には、上記半導体メモリチップに設け
られた予備メモリの欠陥救済形態を説明する概念図が示
されている。冗長デコーダ側からみた信号／ＲＣＳがハ
イレベルとき、すなわち上記冗長切替ＳＷ回路により電
源電圧Ｖccが定常的に供給された状態では、それに対応
した冗長デコーダはオンチップの救済とされる。つま
り、アドレス信号と不良アドレスとを比較して一致した
なら正規メモリの不良ワード線又はデータ線の選択動作
を禁止するとともに、予備メモリの予備ワード線又は予
備データ線の選択を行うようにする。

【００１６】冗長デコーダ側からみた信号／ＲＣＳがロ
ウレベルとき、すなわち上記冗長切替ＳＷ回路により外
部端子側に接続され、かかる外部端子からロウレベルの
信号／ＲＣＳが供給されると、外部チップの欠陥救済の
ために用いられる。この場合、信号／ＲＣＳにより選択
されるのは予備ワード線又は予備データ線であるので、
それに接続されたメモリセルを選択するためには同じく
正規メモリもアクセスさせられる。つまり、信号／ＲＣ
Ｓは、上記冗長デコーダの選択動作を指示すると同時
に、かかる半導体メモリをチップセレクト状態にして上
記予備ワード線に接続されたメモリセルを選択するため
の正規デコーダのアドレス選択動作も合わせて行うよう
にされる。

【００１７】図３には、この発明に係るメモリモジュー
ルの一実施例の全体ブロック図が示されている。同図の
各回路ブロックは、それぞれが１つの半導体チップない
し半導体集積回路装置により構成される。例えば、メモ
リカードではベアチップが実装基板に搭載されて全体と
して一体的に封止される。これに対して、プリント基板
に搭載される場合には、それぞれが１つの半導体集積回
路装置である。

【００１８】実装基板上に２列に配置されたメモリチッ
プＭ００〜Ｍ０ｋ−１と、Ｍ１０〜Ｍ１ｋ−１は、アド
レスバス及びＩ／Ｏバスに対して並列に接続される。こ
の他、必要に応じて、ロウアドレスストローブ信号、カ
ラムアドレスストローブ信号、あるいはチップセレクト
信号、ライトイネーブル信号、出力イネーブル信号等の
制御信号が供給される制御バスが設けられている。

【００１９】上記のようなメモリチップの他に、予備メ
モリ制御部（以下、単に制御回路という）が設けられ
る。この制御回路は、メモリモジュールとしての不良ア
ドレスの記憶と、そのアドレス比較動作を行う比較検出
回路ならびに予備メモリアクセス用アドレス信号を生成
する機能を持つようにされる。例えば、メモリチップＭ
００において、内蔵の予備メモリを全て使用して欠陥救
済を行い、未だ未救済の不良ワード線が存在する場合に
は、その不良アドレスが上記制御回路に記憶される。こ
の場合、上記メモリチップＭ００に対応したチップアド
レスと内部アドレスの両方が記憶される。メモリチップ
Ｍ０１の予備メモリに予備ワード線又は予備データ線が
余っているときには、上記のように冗長切替ＳＷ回路に
より、その冗長デコーダが外部用に切替えられている。
したがって、上記制御回路においては、メモリチップＭ
００の不良ワード線の救済を、メモリチップＭ０１の予
備ワード線を用いて行うようにするため、上記不良アド
レスの検出信号によりメモリチップＭ０１の予備メモリ
アクセス用アドレス信号／ＲＣＳ０１を発生させる。

【００２０】なお、メモリチップＭ００に対する不良ア
ドレスへのアクセスを禁止するために、特に制限されな
いが、上記端子／ＲＣＳ００を用いることができる。つ
まり、上記のような冗長切替ＳＷ回路により、端子／Ｒ
ＣＳ００は実質的に空き状態にされる。このことを利用
して、上記メモリチップＭ００の不良アドレスに対する
アクセス検出信号により、信号／ＲＣＳ００をハイレベ
ルにしてメモリアクセスを禁止する。このメモリアクセ
スの禁止は、出力が競合しなければよいので出力動作を
無効にすること、言い換えるならば、Ｉ／Ｏ出力回路の
ハイインピーダンス状態に制御するようにすればよい。
つまり、ライト動作のときには、不良メモリチップＭ０
０と救済用のメモリチップＭ０１の両方に同じライトデ
ータを入力するようにしてもよい。

【００２１】以下、同様に制御回路において、不良ワー
ド線又はデータ線が残っているメモリチップと、予備ワ
ード線又は予備データ線が残っているメモリチップとを
組み合わせて上記同様に欠陥救済を行うようにすること
ができる。この実施例では、上記のような不良アドレス
の記憶及びアドレス比較及びそれに対応した制御信号出
力機能を持つ小規模の半導体チップを搭載するという簡
単な構成で、従来は廃棄されていた半導体チップを有効
に使用することができる。

【００２２】図４には、この発明に係るメモリモジュー
ルの一実施例の外観図が示されている。プリント基板等
の実装基板に正規メモリが片面に設けられる。この正規
メモリは、上記のような予備メモリを内蔵しつつ、冗長
切替ＳＷ回路により予備メモリの外部使用を可能とする
ものである。このような正規メモリは、実装基板の両面
に設けるようにして、小さなサイズで大きな記憶容量を
持つようにしてもよい。例えば、図３の実施例におい
て、第１列目Ｍ００〜Ｍ０ｋ−１は、表面に実装し、第
２列目Ｍ１０〜Ｍ１ｋ−１は裏面に実装するようにして
もよい。

【００２３】上記の実装基板に制御回路を構成する半導
体集積回路装置が搭載され、上記図３の実施例のような
回路ブロックが構成され、正規メモリにおいて不良ワー
ド線又は不良データ線が残っているものを、他の正規メ
モリの予備メモリを用いて救済するようにするものであ
る。上記実装基板には、メモリモジュールとしての外部
端子（コネクタ）が設けられる。コンピュータシステム
内のメモリ格納部におけるメモリ部のメモリボード用ス
ロット上に上記メモリモジュールのコネクタを差し込む
ようにされる。

【００２４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 正規メモリにおける不良アドレスを記憶し、そ
れに対するメモリアクセスを検出して予備メモリに切り
換えるとともに、冗長切り換え回路により予備メモリに
余裕があるときに外部端子から供給された予備メモリア
クセス用アドレス信号を有効にして上記予備メモリに対
するメモリアクセスを行う欠陥救済回路を設けた半導体
チップの複数と１つの制御用半導体チップとを実装基板
上に搭載し、上記制御用の半導体チップに複数の半導体
チップのうち内蔵された欠陥救済回路により救済できな
い不良アドレスを記憶させ、かかる不良アドレスに対す
るメモリアクセスを検出し、他の半導体チップであって
予備メモリに余裕があるものに予備メモリアクセス用ア
ドレス信号を供給してかかる予備メモリに対してメモリ
アクセスを行うようにすることにより、欠陥ビットを含
む半導体チップと内蔵の欠陥救済回路に余裕のあるもの
とを組み合わせて有効利用することができるという効果
が得られる。

【００２５】（２） 上記欠陥救済回路に設けられる冗
長切り換え回路は所定電圧と上記予備メモリアクセス用
アドレス信号を切り換えて冗長デコーダに供給し、冗長
デコーダは上記所定電位が供給された状態では記憶され
た不良アドレスとの一致信号により予備メモリの選択信
号を形成し、上記予備メモリアクセス信号が供給される
と、かかる信号に対応して予備メモリの選択信号を発生
させるように両方に活用できるという効果が得られる。

【００２６】（３） 上記予備メモリは予備ワード線と
予備データ線とを含み、各予備のワード線及び予備デー
タ線に対応してそれぞれ上記冗長デコーダが設けられる
ものであり、上記予備メモリアクセス用アドレス信号は
特定の１つの予備ワード線又は予備データ線に対応して
設けるようにすることにより、内部の回路の簡素化を図
ることができるという効果が得られる。

【００２７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、制御
回路は、ＥＰＲＯＭを記憶素子として用いて不良アドレ
スを記憶するようにしてもよい。この他、ヒューズの切
断の有無により不良アドレスを記憶させるものであって
よい。不良とされたメモリチップのメモリアクセスを無
効にする手段は、上記のような予備メモリアクセス用ア
ドレス信号を利用するもの他、チップセレクト信号の発
生を禁止するようにするものであってもよい。つまり、
制御回路においてシステムアドレスからチップセレクト
（ロウアドレスストローブ、カラムアドレスストロー
ブ）信号を発生させる機能を持たせ、不良アドレスに対
するメモリアクセスを検出したときには、それに不良メ
モリチップのチップサレクト信号の発生をコントーロル
するようにすればよい。さらに、制御回路は欠陥救済以
外の他の機能を持つ回路と併用して用いてもよい。この
発明は、メモリモジュールとして広く利用できる。

【００２８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、正規メモリにおける不良ア
ドレスを記憶し、それに対するメモリアクセスを検出し
て予備メモリに切り換えるとともに、冗長切り換え回路
により予備メモリに余裕があるときに外部端子から供給
された予備メモリアクセス用アドレス信号を有効にして
上記予備メモリに対するメモリアクセスを行う欠陥救済
回路を設けた半導体チップの複数と１つの制御用半導体
チップとを実装基板上に搭載し、上記制御用の半導体チ
ップに複数の半導体チップのうち内蔵された欠陥救済回
路により救済できない不良アドレスを記憶させ、かかる
不良アドレスに対するメモリアクセスを検出し、他の半
導体チップであって予備メモリに余裕があるものに予備
メモリアクセス用アドレス信号を供給してかかる予備メ
モリに対してメモリアクセスを行うようにすることによ
り、欠陥ビットを含む半導体チップと内蔵の欠陥救済回
路に余裕のあるものとを組み合わせて有効利用すること
ができる。

【００２９】上記欠陥救済回路に設けられる冗長切り換
え回路は所定電圧と上記予備メモリアクセス用アドレス
信号を切り換えて冗長デコーダに供給し、かかる冗長デ
コーダは上記所定電位が供給された状態では記憶された
不良アドレスとの一致信号により予備メモリの選択信号
を形成し、上記予備メモリアクセス信号が供給される
と、かかる信号に対応して予備メモリの選択信号を発生
させるように両方に活用できる。

【００３０】上記予備メモリは予備ワード線と予備デー
タ線とを含み、各予備のワード線及び予備データ線に対
応してそれぞれ上記冗長デコーダが設けられるものであ
り、上記予備メモリアクセス用アドレス信号は特定の１
つの予備ワード線又は予備データ線に対応して設けるよ
うにすることにより、内部の回路の簡素化を図ることが
できる。

【図面の簡単な説明】

【図１】この発明に係る半導体メモリチップの一実施例
を示すブロック図である。

【図２】図１の半導体メモリチップに設けられた予備メ
モリの欠陥救済形態を説明する概念図である。

【図３】この発明に係るメモリモジュールの一実施例を
示す全体ブロック図である。

【図４】この発明に係るメモリモジュールの一実施例を
示す外観図である。

【符号の説明】

Ｍ００〜Ｍ１ｋ−１…メモリチップ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 正規メモリにおける不良アドレスを記憶
   し、かかる不良アドレスに対するメモリアクセスを検出
   して予備メモリに切り換えるとともに、冗長切り換え回
   路により予備メモリに余裕があるときに外部端子から供
   給された予備メモリアクセス用アドレス信号を有効にし
   て上記予備メモリに対するメモリアクセスを行う欠陥救
   済回路を備えた半導体チップと、かかる半導体チップの
   複数と１つの制御回路を構成する半導体チップとを実装
   基板上に搭載してなり、上記制御回路に複数の半導体チ
   ップのうち内蔵された欠陥救済回路により救済できない
   不良アドレスを記憶させ、かかる不良アドレスに対する
   メモリアクセスを検出し、他の半導体チップであって予
   備メモリに余裕がある半導体チップに対して予備メモリ
   アクセス用アドレス信号を供給してかかる予備メモリに
   対してメモリアクセスを行うようにしてなることを特徴
   とするメモリモジュール。
2. 【請求項２】 上記欠陥救済回路に設けられる冗長切り
   換え回路は、所定電圧と上記予備メモリアクセス用アド
   レス信号を切り換えて冗長デコーダに供給するものであ
   り、冗長デコーダは、上記所定電位が供給された状態で
   は記憶された不良アドレスとの一致信号により予備メモ
   リの選択信号を形成し、上記予備メモリアクセス信号が
   供給されると、かかる信号に対応して予備メモリの選択
   信号を発生させるものであることを特徴とする請求項１
   のメモリモジュール。
3. 【請求項３】 上記予備メモリは予備ワード線と予備デ
   ータ線とを含み、各予備のワード線及び予備データ線に
   対応してそれぞれ上記冗長デコーダが設けられるもので
   あり、上記予備メモリアクセス用アドレス信号は特定の
   １つの予備ワード線又は予備データ線に対応して設けら
   れるものであることを特徴とする請求項２のメモリモジ
   ュール。