KR20030028412A - 적층형 반도체 장치 - Google Patents

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Abstract

복수의 반도체 집적 회로 칩이 적층된 적층형 반도체 장치로서, 각 반도체 집적 회로 칩은, 전기적으로 기입된 자신의 식별 정보를 유지하는 유지 회로와, 복수의 반도체 집적 회로 칩이 적층된 상태로 유지 회로에 자신의 식별 정보를 설정하는 식별 정보 설정 회로와, 유지 회로에 자신의 식별 정보를 설정하기 위해 이용하는 적어도 하나의 설정 단자를 구비하며, 각 반도체 집적 회로 칩의 대응하는 설정 단자끼리는 모두 공통으로 접속된다.

Description

적층형 반도체 장치{STACKED TYPE SEMICONDUCTOR DEVICE}
본 발명은, 적층형 반도체 장치(stacked type semiconductor device)에 관한 것이다.
메모리 카드 등에 요구되는 기억 용량의 증대에 수반하여, 메모리 칩 등의 반도체 집적 회로 칩(semiconductor integrated circuit chip)(LSI 칩)을 적층한 적층형 반도체 장치(멀티 칩 디바이스)가 제안되고 있다. 이 적층형 반도체 장치는 복수의 칩을 세로 방향으로 적층하기 때문에, 각 칩을 가로 방향으로 배치한 반도체 장치와 비교하여 소형화(소면적화)를 꾀할 수 있다.
적층형 반도체 장치에서는, 각 칩간의 전기적인 접속은, 예를 들면 칩을 관통하는 스루 플러그에 의해 행해진다. 그 때문에, 적층된 동일 구조의 메모리 칩 중에서 원하는 칩을 선택하기 위해서는, 칩을 능동 상태(동작 가능 상태)로 하기 위한 칩 인에이블 바(/CE) 단자의 위치를 칩마다 바꿀 필요가 있다. 따라서, 각 칩의 구조를 공통화할 수 없어, 제조 비용의 상승을 초래한다.
이러한 문제에 대하여, 각 칩의 스루 플러그 사이를 접속하는 범프(bump)의 배치 패턴을 바꿈으로써, 칩 셀렉트를 위한 칩 인에이블 바의 단자 혹은 칩 어드레스 신호가 입력되는 단자의 위치를 각 칩에서 공통화하는 제안이 이루어지고 있다(일본 특개2000-49277). 이 제안에 대하여, 도 10을 참조하여 이하에 설명한다.
각 칩 C1 ∼ C4는 스루 플러그 PG를 구비하고, 스루 플러그 PG 사이는 범프 BP에 의해 접속되어 있다. 도 10 중, P1로 나타낸 부분은 원하는 칩을 선택(능동 상태로 함)하기 위한 칩 어드레스 신호(CA0, CA1)가 공급되는 단자 부분이다. P2로 나타낸 부분은 칩을 특정하기 위한 단자가 형성된 부분이고, 이 부분으로 각 칩 C1 ∼ C4에서 범프 BP의 배치 패턴을 상이하게 한다. 즉, 칩 C1에서는 3가지 스루 플러그 PG가 모두 접지 전위(Vss)에, 칩 C2에서는 2개의 스루 플러그 PC가 접지 전위에, 칩 C3에서는 하나의 스루 플러그 PG가 접지 전위에 접속되고, 칩 C4에서는 어떤 스루 플러그 PC도 접지 전위에는 접속되어 있지 않다.
이와 같이, 범프 BP의 배치에 의해 각 칩 C1 ∼ C4 사이의 접속 관계를 상호 다르게 함으로써, 칩 어드레스 신호 CA0, CA1의 단자 위치를 각 칩에서 공통화할 수 있다. 그리고, 각 칩 C1 ∼ C4 내에, P1 및 P2로 나타낸 부분의 단자(스루 플러그 PG)로부터의 논리값을 입력으로 하는 논리 회로를 형성함으로써, 칩 어드레스신호(CA0, CA1)에 의해 원하는 칩을 선택할 수 있다.
그러나, 상술한 종래 기술에서는 각 칩을 공통화하는 것은 가능하지만, 칩마다 범프의 배치 패턴을 바꿀 필요가 있다. 그 때문에, 제조 공정의 공통화를 충분히 꾀할 수 없어, 제조 비용의 상승을 초래하게 된다. 또한, 도 10의 P2로 나타낸 부분의 칩 특정용 단자의 수는 칩의 적층 수의 증대와 함께 증가하기 때문에, 칩의 적층 수가 많은 경우에는 단자 수의 대폭적인 증가로 연결된다.
이상 설명한 바와 같이, 종래의 적층형 반도체 장치에서는 범프의 배치 패턴을 바꿈으로써 임의의 칩을 선택하도록 하고 있다. 그 때문에, 제조 공정의 공통화가 불충분한 것에 기인하는 제조 비용의 상승이라는 문제와, 적층 수의 증대에 수반하는 칩 특정용 단자 수의 증가라는 문제가 있었다. 따라서, 제조 비용의 상승과 단자 수의 증가를 억제 가능한 적층형 반도체 장치가 요망된다.
도 1은 본 발명의 실시예에 따른 적층형 반도체 장치의 구성의 일례를 도시한 도면.
도 2는 본 발명의 실시예에 따른 적층형 반도체 장치의 구성의 다른 예를 도시한 도면.
도 3은 본 발명의 실시예에 관한 것으로, 반도체 집적 회로 칩 내에 형성된 회로의 일례를 도시한 도면.
도 4는 본 발명의 실시예에 따른 적층형 반도체 장치의 제조 방법의 일례를 도시한 흐름도.
도 5는 본 발명의 실시예에 따른 적층형 반도체 장치에 대하여, 전원 투입 후의 동작예를 도시한 흐름도.
도 6은 본 발명의 실시예에 따른 적층형 반도체 장치의 제조 방법의 다른 예를 도시한 흐름도.
도 7은 본 발명의 실시예에 관한 것으로, 반도체 집적 회로 칩 내에 형성된 식별 정보 설정 회로의 구성예를 도시한 블록도.
도 8은 본 발명의 실시예에 관한 것으로, 식별 정보의 설정 방법의 일례를 도시한 흐름도.
도 9는 본 발명의 실시예에 관한 것으로, 식별 정보의 설정 방법의 다른 예를 도시한 흐름도.
도 10은 종래 기술에 따른 적층형 반도체 장치의 구성예를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
12a, 12b : 래치 회로
14a, 14b : 배타적 NOR(EXNOR) 회로
15 : NAND 회로
16a : 메모리 셀 어레이
16b : 주변 회로
본 발명의 제1 양상은, 복수의 반도체 집적 회로 칩이 적층된 적층형 반도체 장치에 있어서, 상기 각 반도체 집적 회로 칩은, 전기적으로 기입된 자신의 식별 정보를 유지하는 유지 회로와, 상기 복수의 반도체 집적 회로 칩이 적층된 상태에서 상기 유지 회로에 자신의 식별 정보를 설정하는 식별 정보 설정 회로와, 상기 유지 회로에 자신의 식별 정보를 설정하기 위해 이용하는 적어도 하나의 설정 단자를 구비하며, 상기 각 반도체 집적 회로 칩의 대응하는 설정 단자끼리는 모두 공통으로 접속되어 있다.
본 발명의 제2 양상은, 복수의 반도체 집적 회로 칩이 적층된 적층형 반도체 장치에 있어서, 상기 각 반도체 집적 회로 칩은, 전기적으로 기입되는 자신의 식별 정보를 유지하는 유지 회로와, 상기 복수의 반도체 집적 회로 칩이 적층된 상태에서 상기 유지 회로에 자신의 식별 정보를 설정하는 식별 정보 설정 회로와, 상기 유지 회로에 자신의 식별 정보를 설정하기 위해 이용하는 적어도 하나의 설정 단자를 구비하며, 상기 각 반도체 집적 회로 칩의 대응하는 설정 단자끼리는 모두 공통으로 접속되어 있다.
본 발명의 제3 양상은, 복수의 반도체 집적 회로 칩이 적층된 적층형 반도체 장치에 있어서, 상기 각 반도체 집적 회로 칩은, 상기 복수의 반도체 집적 회로 칩이 적층되기 전에 전기적으로 기입된 자신의 식별 정보를 유지하는 유지 회로를 구비한다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
도 1은 본 실시예에 따른 적층형 반도체 장치의 일 구성예를 도시한 것이다. 베이스 기판 BS 상에는 복수의 반도체 집적 회로 칩(LSI 칩 : C1 ∼ C4)이 적층되어 있다. 베이스 기판 BS는, 마더 보드로서 기능하는 것으로, 단자 BTM 및 도시하지 않은 배선 패턴과 전원 등이 형성되어 있다.
각 반도체 집적 회로 칩 C1 ∼ C4는, 실질적으로 동일 구조가 되며, 동일한 사양을 갖고 있다. 즉, 각 칩 C1 ∼ C4의 형상, 단자수 및 회로 구성 등은 실질적으로 동일하게 되어 있다. 실질적으로 동일하게 하는 것은, 예를 들면 리던던시 등에 의해, 회로 구성 등이 엄밀하게는 완전히 동일하다고는 할 수 없는 경우도 있기 때문이다. 각 칩 C1 ∼ C4에서, 적어도 클럭 신호나 각종 제어 신호 등이 입력되는 대응하는 단자끼리는 공통으로 접속되어 있다.
본 예에서는, 칩을 관통하는 도전재로 이루어지는 스루 플러그 PG에 의해 단자 TM이 구성되어 있고, 각 칩의 대응하는 단자끼리는 범프 BP에 의해 공통으로 접속되어 있다. 각 칩의 단자 TM에는, 전원 단자나 각종 제어 신호 및 데이터 신호의 입출력 단자 등이 포함되어 있다. 이들 단자에는, 후술하는 바와 같이 유지 회로에 식별 정보를 설정하기 위해 이용하는 설정 단자가 포함되어 있으며, 각 반도체 집적 회로 칩의 대응하는 설정 단자끼리는 모두 공통으로 접속되어 있다. 또한, 원하는 칩을 능동 상태(동작 가능 상태)로 하는 칩 셀렉트를 위한 셀렉트 단자로서, 칩 어드레스(CA0, CA1)를 지정하는 단자도 포함되어 있고, 각 반도체 집적 회로 칩의 대응하는 셀렉트 단자끼리는 모두 공통으로 접속되어 있다.
각 칩 C1 ∼ C4의 대응하는 단자끼리 공통으로 접속되어 있기 때문에, 칩 어드레스 CA0 및 CA1을 지정하는 것만으로는 원하는 칩을 선택할 수는 없다. 그 때문에, 각 칩 내에는 자신을 다른 칩으로부터 식별하기 위한 식별 데이터를 전기적으로 유지(기억)하는 유지 회로(도시하지 않음)가 형성되어 있다. 이 유지 회로는 반도체 능동 소자를 포함하며, 유지하는 정보를 전기적으로 기입 가능한 구조를 갖고 있는데, 예를 들면 불휘발성(non-volatile) 메모리 셀을 포함하는 회로에 의해 구성되어 있다. 본 예에서는, 4층의 칩 C1 ∼ C4를 적층하고 있기 때문에, 식별 데이터는 2비트의 코드로 나타낼 수 있으며, 예를 들면 각 칩에는 각각 (0, 0), (0, 1), (1, 0), (1, 1)이라는 상호 다른 코드가 할당된다.
도 2는 본 실시예에 따른 적층형 반도체 장치의 다른 구성예를 도시한 것이다. 기본적인 개념에 대해서는 도 1에 도시한 예와 마찬가지이며, 여기서는 주로 도 1과 다른 구성에 대하여 설명한다.
본 예에서는, 각 반도체 집적 회로 칩 C1 ∼ C4는 기판 SBA1 ∼ SBA4에 탑재되어 있다. 각 기판 SBA1 ∼ SBA4 상에는, 칩의 단자 TM과 후술하는 스루 플러그 PG를 전기적으로 접속하는 배선 WR이 형성되어 있다. 각 기판 SBA1 ∼ SBA4 사이에는 기판 SBB1 ∼ SBB4가 개재하고 있으며, 각 기판 SBB1 ∼ SBB4의 중앙에 형성된 구멍(디바이스 홀)에 대응하여 칩 C1 ∼ C4가 배치되어 있다. 각 기판 SBA1 ∼ SBA4 및 각 기판 SBB1 ∼ SBB4에는 각 기판을 관통하는 스루 플러그 PG가 형성되어 있으며, 각 스루 플러그 PG 끼리는 범프 BP에 의해 접속되어 있다.
이하의 설명에서는, 반도체 집적 회로 칩 C1 ∼ C4로서 NAND형 E2PROM 등의 불휘발성 메모리칩을 상정하고, 자신의 식별 데이터를 보유하는 유지 회로로서 불휘발성 메모리 셀을 구비한 회로를 상정한다. 또, 적층형 반도체 장치로는 도 1에 도시한 구성예를 상정한다.
도 3은 각 반도체 집적 회로 칩 C1 ∼ C4 내에 형성된 회로의 일례를 도시한 도면이다.
각 칩 C1 ∼ C4 내의 유지 회로(11)에는 자신의 식별 데이터로서, 예를 들면 칩 C1에는 (0, 0), 칩 C2에는 (0, 1), 칩 C3에는 (1, 0), 칩 C4에는 (1, 1)이 유지되어 있다. 전원이 투입되면, 유지 회로(11)에 유지된 식별 데이터 중 하위 비트는 래치 회로(12a)에, 상위 비트는 래치 회로(12b)에 래치된다.
각 칩 C1 ∼ C4에는, 칩 어드레스를 입력하는 단자(13a 및 13b)(도 1에 도시한 단자 TM 중 두개)가 형성되어 있다. 단자(13a)에는 칩 어드레스의 하위 비트 CA0이, 단자(13b)에는 칩 어드레스의 상위 비트 CA1이 외부로부터 입력된다. 예를 들면, 칩 C1을 선택하는 경우에는 칩 어드레스(CA0, CA1)를 (0, 0)으로 설정한다. 또, 상위의 어드레스를 입력하는 단자를 형성함으로써, 칩 C1 ∼ C4 중 모두 선택하지 않은 상태를 설정할 수 있다.
래치 회로(12a)의 출력 및 단자(13a)는 배타적 NOR(EXNOR) 회로(14a)에, 래치 회로(12b)의 출력 및 단자(18b)는 배타적 NOR(EXNOR) 회로(14b)에 접속되어 있고, 배타적 NOR 회로(14a 및 14b)의 출력은 NAND 회로(15)에 입력되어 있다. 따라서, 칩 어드레스 CA0과 래치 회로(12a)의 데이터가 동일하며, 칩 어드레스 CA1과 래치 회로(12b)의 데이터가 동일한 경우, 즉 단자(13a 및 13b)로부터 입력되는 칩 어드레스와 유지 회로(11)에 유지되어 있는 식별 데이터가 모두 동일한 경우에, NAND 회로(15)의 출력 칩 인에이블 바(/CE)가 로우 레벨(논리값 0)이 된다. /CE 신호는 주 회로(16)(예를 들면, 불휘발성 메모리 칩에서는, 메모리 셀 어레이(16a)와 로우 디코더 및 컬럼 디코더 등의 주변 회로(16b) 등으로 이루어지는 회로)에 공급되어, /CE 신호가 액티브(/CE 신호가 로우 레벨)가 된 칩만이 능동 상태가 된다.
이상과 같이, 본 실시예에 따른 적층형 반도체 장치는, 각 칩 내에 자신의 식별 데이터가 전기적으로 기입되어 전기적으로 유지되는 유지 회로를 구비하고 있다. 그에 따라, 종래와 같이 칩 셀렉트를 위해 각 칩의 접속 관계를 다르게 할 필요가 없다. 따라서, 범프의 배치 패턴을 칩마다 바꿀 필요가 없으며, 각 칩의 제조 공정의 공통화는 물론, 범프의 제조 공정의 공통화도 꾀할 수 있다. 또한, 종래와 같이 칩 특정용 다수의 단자를 형성할 필요가 없으므로, 칩의 적층 수의 증대에 수반하는 단자 수의 대폭적인 증가를 억제하는 것이 가능해진다.
또한, 유지 회로는 전기적으로 재기입 가능한 구조이기 때문에, 식별 데이터를 기입한 후에 용이하게 식별 데이터를 변경할 수 있다. 예를 들면, 칩 셀렉트를 위한 수단으로서 범프를 대신하여 퓨즈를 이용하여, 퓨즈를 레이저에 의해 용단함으로써 칩 내의 접속 패턴을 바꾸는 경우에는, 일단 퓨즈를 절단한 후에는 접속 패턴의 변경을 행할 수 없지만, 본 실시예에서는 필요에 따라 데이터의 재기록을 행하는 것이 가능하다.
또한, 전기적인 기입(재기입)을 행하기 때문에, 각 칩을 적층한 후에 식별 데이터를 기입하는 것도 가능하고, 예를 들면 전원을 투입할 때마다 식별 데이터를 기입하는 것도 가능하다.
이어서, 본 실시예에 따른 적층형 반도체 장치의 제조 방법의 일례에 대하여, 도 4에 도시한 흐름도를 참조하여 설명한다. 본 예는, 각 칩의 적층 전에 식별 데이터를 기입하는 예이다.
우선, 소정의 제조 공정에 따라, 반도체 능동 소자나 배선 등의 회로 및 스루 플러그를 반도체 웨이퍼에 형성하고, 또한 스루 플러그 상에 패드를 형성한다(S11). 계속해서, 프리 다이소트(die-sort)에 의해 불량 칩의 검출을 행하고, 불량 셀의 특정과 불량 셀의 구제를 행하는 리던던시를 실시한다. 리던던시는 레이저 용단으로 행해도 되며, 전기적인 전환에 의해 행해도 무방하다. 이 공정에서 유지 회로에의 식별 데이터의 기입을 행한다. 기입 방법은, 불휘발성 메모리 셀에 대한 통상의 기입 방법과 마찬가지이며, 각 칩의 단자에 외부로부터 식별 데이터를 공급함으로써, 각 칩의 유지 회로에 식별 데이터가 기입된다(S12). 또, 불량 셀 구제를 위한 리던던시 회로에는, 식별 데이터를 유지하는 유지 회로와 동일한 구조, 즉 불휘발성 메모리 셀을 이용할 수 있다. 이 경우에는, 리던던시 및 식별 데이터의 기입에 있어서, 공통된 기입 방법을 이용할 수 있어, 공정의 간략화에 유효하다.
계속해서, 앞서 형성한 패드 상에 범프를 형성한다(S13). 이 범프 형성 공정은, 단계 S12의 공정 전에 행해도 된다. 또한, 최종 다이소트 및 번인을 행한다(S14).
이어서, 웨이퍼의 이면으로부터 연삭 처리 등을 행하여 웨이퍼를 얇게 하고, 다이싱(dicing)에 의해 웨이퍼를 칩으로 분리한다(S15). 그 후, 칩의 선별을 행하고(S16), 또한 칩의 적층, 조립을 행한다(S17). 칩의 적층시에는, 기입된 식별 데이터가 상호 다른 칩을 적층한다. 예를 들면, 칩 C1에서는 (0, 0), 칩 C2에서는 (0, 1), 칩 C3에서는 (1, 0), 칩 C4에서는 (1, 1)등의 방식으로, 각 칩의 식별 데이터가 상호 상이하게 한다.
또, 본 예에서는, 유지 회로에의 식별 데이터의 기입은 각 칩을 적층하기 전 이면 되는데, 예를 들면 최종 다이소트 공정시에 기입 처리를 행하도록 해도 무방하다. 즉, 본 실시예의 적층형 반도체 장치는, 식별 데이터를 보유 회로에 전기적으로 기입하고 유지하기 위해, 칩 적층 전의 원하는 시점에서 식별 데이터의 기입을 행하는 것이 가능하다.
이어서, 본 실시예에 따른 적층형 반도체 장치의 동작 예(전원 투입 후의 동작예)에 대하여, 도 5에 도시한 흐름도를 참조하여 설명한다.
적층형 반도체 장치에 전원이 투입(파워 온)되면(S21), 각 칩은 파워 온 리세트된다(S22). 일정 기간의 대기 상태 후(S23), 각 칩의 R/B(레디/비지) 신호 단자가 B(비지) 상태로 세트된다(S24). 이어서, 불량 어드레스 데이터를 판독하여 세트하는 초기 설정 데이터 리드 처리(S25), 제어 전압값 데이터를 판독하여 세트하는 초기 설정 데이터 리드 처리(S26), 유지 회로에 유지되어 있는 식별 데이터를 판독하여 세트하는 초기 설정 데이터 리드 처리(S27), 또한 그 밖의 데이터를 판독하여 세트하는 초기 설정 데이터 리드 처리(S28)를 행한다. 단계 S27의 처리는, 도 3에서 도시한 예에서는, 유지 회로(11)에 유지되어 있는 식별 데이터를 래치 회로(12a 및 12b)에 래치하는 처리에 대응한다. 그 후, R/B 신호 단자를 R(레디) 상태, 즉 외부로부터의 액세스가 가능한 스탠바이 상태로 세트한다(S29).
이상과 같이 하여 초기 설정을 행한 후, 도 3에서 도시한 바와 같이, 단자(13a 및 13b)에 외부로부터 칩 어드레스 신호 CA0 및 CA1을 입력함으로써, 칩 C1 ∼ C4 중에서 원하는 칩을 선택할 수 있다.
이어서, 본 실시예에 따른 적층형 반도체 장치의 제조 방법의 다른 예에 대하여, 도 6에 도시한 흐름도를 참조하여 설명한다.
도 6에 도시한 흐름도와 도 4에 도시한 흐름도를 비교하면 알 수 있듯이, 본 예에서는 S32의 단계에서 식별 데이터의 기입 처리는 행하지 않고, 칩 C1 ∼ C4를 적층한 후에, S38의 단계에서 유지 회로에의 식별 데이터의 기입 처리를 행한다. 즉, 칩 C1 ∼ C4 모두 적층된 상태에서 유지 회로에의 식별 데이터의 기입이 행해진다. 그 밖의 기본적인 처리(S31, S33 ∼ S37)에 대해서는 도 4에 도시한 예와 마찬가지이다.
이와 같이, 본 실시예에 따른 적층형 반도체 장치에서는, 각 칩 내에 자신의 식별 데이터를 전기적으로 기입하여 유지하는 유지 회로를 구비하고 있기 때문에, 칩을 적층한 후에 식별 데이터를 보유 회로에 기입하는 것이 가능하다. 이하, 칩 적층 후에 식별 데이터를 기입하는 처리의 구체예에 대하여 설명한다.
도 7은 상기 처리를 행하기 위한 식별 정보 설정 회로의 구성예를 도시한 블록도이다. 도 7에 도시한 바와 같은 회로가, 각 칩 C1 ∼ C4 내에 각각 동일 구성으로 형성되어 있다. 또한, 이하에 진술하는 단자(21, 29, 33)도 각 칩 C1 ∼ C4에 각각 동일 구성으로 형성되어 있고, 각 칩 C1 ∼ C4의 대응하는 단자(21, 29, 33)끼리는 모두 각각 공통으로 접속되어 있다.
단자(21)에는 입력 제어 회로(22)가 접속되어 있고, 예를 들면 단자(21)에 외부로부터 제어 신호를 입력함으로써, 입력 제어 회로(22)로부터 발진 회로(23)에 발진 개시 신호가 송출된다. 입력 제어 회로(22)에는 전압 발생 회로(24)도 접속되어 있고, 전압 발생 회로(24)에서는 입력 제어 회로(22)로부터의 신호를 받아 소정의 전압을 발생한다. 전압 발생 회로(24)의 전압은 캐패시터(칩 내의 기생용량(parasitic capacitance)를 이용함 : 25)에 서서히 충전되고, 캐패시터(25)의 충전 전압은 시간의 경과와 함께 점차 상승한다. 캐패시터(25)의 충전 전압은 전압 검출 회로(26)에 의해 검출된다. 충전 전압이 소정값에 도달했을 때에, 전압 검출 회로(26)로부터 발진 회로(23)에 발진 종료 신호가 송출되며, 발진 회로(23)의 발진이 정지한다.
발진 회로(23)에는 카운터 회로(27)가 접속되며, 카운터 회로(27)에서는 발진 회로(23)로부터의 발진 신호를 클럭 신호로서 카운트를 행한다. 즉, 상술한 발진 개시 신호가 생기고나서 발진 종료 신호가 생기기까지의 시간이 카운터 회로(27)에 의해 카운트된다. 캐패시터(25)의 용량과 발진 회로(23)의 발진 주기는 칩마다 변동되기 때문에, 카운터 회로(27)에서의 카운트값은 각 칩 C1 ∼ C4 사이에서 통상 다른 것이 된다.
카운터 회로(28)는 단자(29)를 통해 외부로부터 공급되는 클럭 신호에 의해 카운트 동작을 행한다. 이 클럭 신호는, 카운터 회로(27)에서의 카운트 동작이 종료한 후, 외부로부터 각 칩에 입력된다. 카운터 회로(27 및 28)의 카운트값은 일치 검출 회로(30)에 입력되고 있으며, 일치 검출 회로(30)로부터는 카운터 회로(27 및 28)의 양 카운트값이 일치했을 때에 일치 신호가 출력된다. 앞서 말한 바와 같이, 카운터 회로(27)에서의 카운트값은 각 칩 C1 ∼ C4 사이에서 상이하기 때문에, 일치 검출 회로(30)로부터 일치 신호가 출력되는 타이밍도 각 칩 C1 ∼ C4 사이에서 상이한 것이 된다.
일치 검출 회로(30)로부터의 일치 신호는 풀업 저항(32)이 접속된 트랜지스터(31)를 통해 단자(33)에 출력된다. 단자(33)는 각 칩 C1 ∼ C4에 공통으로 접속되어 있기 때문에, 임의의 칩에서 생긴 일치 신호는 다른 칩에도 공급된다. 자신의 칩 내에서 생긴 일치 신호(트랜지스터(31)의 출력 신호) 및 다른 칩에서 생긴 일치 신호(단자(33)를 통해 입력하는 일치 신호)는 클럭 신호로서 지연 회로(34)를 통해 카운터 회로(본 예에서는 2 비트 구성 : 35)에 입력된다. 따라서, 카운터 회로(36)의 카운트값은 각 칩에서 일치 신호가 생길 때마다 카운트 업된다.
일치 검출 회로(30)로부터의 일치 신호는, 게이트 회로(36)에도 입력되고 있다. 자신의 칩에서 생긴 일치 신호에 의해 게이트 회로(36)가 도통 상태가 되어, 카운터 회로(35)의 카운트값이 게이트 회로(36)를 통해 래치 회로(37)에 래치된다. 카운터 회로(35)의 입력에는 지연 회로(34)가 접속되어 있기 때문에, 일치 신호가 생기기 전의 카운트값이 래치 회로(37)에 래치된다. 예를 들면, 칩 C1에서 최초로 일치 신호가 생긴 경우에는, 칩 C1의 카운터 회로(35)의 카운트값은 "00"이며, 이 값 "00"이 칩 C1의 래치 회로(37)에 래치된다. 그 다음에 칩 C2에서 일치 신호가 생긴 경우에는, 칩 C2의 카운터 회로(35)의 카운트값은 "01"이고, 이 값 "01"이 칩 C2의 래치 회로(37)에 래치된다. 이와 같이 함으로써, 각 칩 C1 ∼ C4 내의 래치 회로(37)에는 각각 다른 카운트값 "00", "01", "10" 및 "11"이 래치된다.
각 칩 C1 ∼ C4 내의 래치 회로(37)에 래치된 값은 각각 대응하는 칩 C1 ∼ C4 내의 유지 회로(도 3의 유지 회로(11)에 대응 : 38)에 기입된다. 그 결과, 각 칩 C1 ∼ C4 내의 유지 회로(38)에는 상호 다른 값, 즉 서로 상이한 식별 데이터가 기억된다.
도 8은, 도 7에 도시한 회로의 동작의 일례를 도시한 흐름도이다.
전원 투입(S41) 후, 각 칩의 단자(21)에 제어 신호가 입력되면, 입력 제어 회로(22)로부터의 발진 개시 신호에 의해 발진 회로(23)에서의 발진 동작이 개시되고(S42), 발진 신호를 클럭으로서 카운터(27)에서의 카운트 동작이 개시된다(S43). 전압 검출 회로(25)로부터 발진 종료 신호가 출력되어, 모든 칩 C1 ∼ C4의 카운트 동작이 종료하면(S44), 각 칩 C1 ∼ C4는 일단 대기 상태가 된다(S45).
그 후, 각 칩의 단자(29)에 공통된 외부 클럭 신호를 공급하고, 각 칩의 카운터 회로(28)에서 외부 클럭 신호를 카운트한다(S46). 각 칩에서는, 앞서 설명한 바와 같이, 일치 검출 회로(30)에서의 일치 검출 동작, 래치 회로(37)에의 카운트값의 래치 동작 등이 행해진다.
각 칩 C1 ∼ C4에서의 카운터(27)의 카운트값은, 기생 용량의 충전 시간의 변동 등에 기인하여 통상 상호 다른 것이 되지만, 2 이상의 칩에서 카운터(27)의 카운트값이 마침 동일한 경우도 있다. 이러한 경우에는, 상기 2 이상의 칩에서 일치 검출 회로(30)로부터 동시에 일치 신호가 생기기 때문에, 이들 칩의 래치 회로(37)에 래치되는 카운트값은 상호 동일해진다. 그래서, 래치 회로(37)에 래치된 카운트값이 각 칩간에 상호 상이한지 판단한다(S47). 본 예에서는, 래치 회로(37) 자체에 래치되어 있는 카운트값을 비교하는 대신에, 단자(33)로부터 출력되는 일치 신호를 외부 장치에서 카운트하도록 하고 있다. 2 이상의 칩에서 래치 회로(37)의 카운트값이 동일해지는 경우에는, 이들 칩에서는 단자(33)로부터 동시에 일치 신호가 생기기 때문에, 외부 장치에서의 카운트값은 3 이하가 된다. 따라서, 외부 장치에서의 카운트값이 3 이하인 경우에는, 단자(21)에 제어 신호를 입력하여 카운터(27, 28 및 35)의 리세트 등을 행하고, 각 칩의 래치 회로(37)에 래치되는 카운트값이 상호 다른 값이 될 때까지(외부 장치에서의 카운트값이 4가 될 때까지), 반복하여 상술한 처리와 마찬가지의 처리를 행한다.
각 칩의 래치 회로(37)에 래치된 카운트값이 각 칩간에 상호 다른 경우(외부 장치에서의 카운트값이 4인 경우)에는, 각 칩의 래치 회로(37)에 래치된 카운트값이 각 칩의 유지 회로(38)에 식별 데이터로서 기입된다(S48).
또, 각 칩의 래치 회로(37) 혹은 카운터(27)의 카운트값 자체를 비교하여, 2 이상의 칩에서 카운트값이 상호 동일한 경우에, 상술한 바와 동일하게 하여 단계 S42로부터의 처리를 반복하도록 해도 된다.
이상과 같이, 기생 용량에의 충전 시간 등, 소정의 동작에 소비되는 시간의 칩간의 변동을 이용함으로써, 각 칩을 적층한 후에도 각 유지 회로에 상호 다른 식별 정보를 기입하는 것이 가능해진다.
도 7 및 도 8에서 설명한 예에서는, 용량(기생 용량)에의 충전 시간의 칩간의 변동을 이용하여, 각 칩 내의 유지 회로에 상호 다른 식별 데이터를 기억하도록 했지만, 임의의 동작에 소비되는 시간의 칩간의 변동을 이용하는 것이 가능하다. 예를 들면, 메모리 셀(메모리 셀 어레이 내의 메모리 셀)에의 기입 시간의 칩간의 변동을 이용하도록 해도 된다.
도 9는 이러한 방법을 이용하여 식별 데이터를 기억하는 경우의 동작을 도시한 흐름도이다. 회로 구성에 대해서는 도시하지 않았지만, 도 7의 카운터(27)에의입력까지의 구성이 다를 뿐으로, 카운터(27) 및 그 이후의 구성(참조 번호 27 ∼ 38의 구성)에 대해서는 도 7의 예와 마찬가지이다.
전원 투입(S51) 및 파워 온 리세트(S52) 후, 각 칩을 테스트 모드로 한다(S53). 그리고, 메모리 셀에의 기입 동작을 개시하고, 기입 개시와 동시에 카운터(도 7의 카운터(27)에 상당)의 동작을 개시한다(S54). 전체 칩 C1 ∼ C4의 기입이 종료하여 카운트 동작이 종료하면(S55), 각 칩 C1 ∼ C4는 일단 대기 상태가 된다(S56). 그 후의 기본적인 처리(S57∼S59)에 대해서는 도 8에 도시한 예와 마찬가지이다.
이와 같이, 본 예에서도 도 8에 도시한 예와 마찬가지로, 각 칩 적층 후에 유지 회로에 식별 데이터를 기입하는 것이 가능하다. 본 예에서는 메모리 셀에의 기입 시간의 변동을 이용했지만, 소거 시간의 변동을 이용해도 되며, 또한 기입 시간 및 소거 시간 양자의 변동을 이용해도 된다.
이상, 본 발명의 실시예를 설명했지만, 본 실시예는 이하와 같은 변경을 행하는 것도 가능하다.
상술한 실시예에서는, 유지 회로를 주 회로 내의 메모리 셀 어레이와는 달리 형성했지만, 메모리 셀 어레이 내의 메모리 셀을 유지 회로의 메모리 셀로서 대용해도 된다.
또한, 상술한 실시예에서는 반도체 집적 회로 칩으로서 불휘발성 메모리칩을, 유지 회로로서 불휘발성 메모리 셀로 이루어지는 회로를 상정하여 설명하였지만, 그 외의 칩이나 유지 회로를 이용하는 것도 가능하다.
예를 들면, 도 6 ∼ 도 9에서 설명한 바와 같이, 각 칩 적층 후에 유지 회로에 식별 데이터를 기입하는 경우에는, 반도체 집적 회로 칩으로서 DRAM 등의 휘발성 메모리칩을, 유지 회로로서 DRAM용 휘발성 메모리 셀로 이루어지는 회로를 이용하여도 된다. 예를 들면 DRAM 칩에서는 전원 오프에 의해 메모리 셀 어레이의 데이터가 소실하기 때문에, 유지 회로에 유지되어 있던 식별 데이터가 전원 오프 상태일 때 소실하지만, 전원을 온 상태가 되었을 때에 새롭게 식별 데이터를 유지 회로에 기억시키도록 하면 문제는 없다. 결국, 유지 회로에는 전원 투입 전에 사전에 식별 데이터가 기억되어 있지 않아도 무방하며, 전원 투입할 때마다 유지 회로에 식별 데이터를 기억하게 해도 무방하다.
또한, 유지 회로는, 전기적인 기입이 가능한 구조를 갖고 있으면, 전기적으로 재기입 가능한 구조를 갖고 있지 않아도 된다. 예를 들면, 안티 퓨즈 소자 등을 이용한 PROM과 같이, 일단 설정된 자신의 식별 정보가 그 후 기입되지 않고 계속 유지되어도 무방하다.
본 발명의 당업자는 부가적인 장점과 변형을 용이하게 할 것이다. 따라서, 본 발명의 범위는 본원에 개시된 상세한 내용과 실시예에 한정되지 않는다. 따라서, 다양한 변형은, 첨부한 특허청구범위 및 그의 균등물에 의해 정의되는 바와 같은 일반적인 발명의 개념의 범위나 정신으로부터 벗어나지 않고 이루어질 수 있다.
따라서, 본 발명은 적층형 반도체 칩에 있어서 제조 비용과 단자 수의 증가를 억제하는 효과가 있다.

Claims (20)

  1. 복수의 반도체 집적 회로 칩이 적층된 적층형 반도체 장치에 있어서,
    상기 각 반도체 집적 회로 칩은,
    전기적으로 기입된 자신의 식별 정보를 유지하는 유지 회로와,
    상기 복수의 반도체 집적 회로 칩이 적층된 상태에서 상기 유지 회로에 자신의 식별 정보를 설정하는 식별 정보 설정 회로와,
    상기 유지 회로에 자신의 식별 정보를 설정하기 위해 이용하는 적어도 하나의 설정 단자,
    를 구비하며,
    상기 각 반도체 집적 회로 칩의 대응하는 설정 단자끼리는 모두 공통으로 접속되는 적층형 반도체 장치.
  2. 제1항에 있어서,
    상기 각 반도체 집적 회로 칩 내의 회로 구성은 상호 실질적으로 동일한 적층형 반도체 장치.
  3. 제1항에 있어서,
    상기 각 반도체 집적 회로 칩은 칩 셀렉트를 위한 신호를 입력하는 적어도 하나의 셀렉트 단자를 더 구비하고,
    상기 각 반도체 집적 회로 칩의 대응하는 셀렉트 단자끼리는 모두 공통으로 접속되는 적층형 반도체 장치.
  4. 제1항에 있어서,
    상기 유지 회로는 정보를 전기적으로 재기입 가능한 구조를 갖는 적층형 반도체 장치.
  5. 제1항에 있어서,
    상기 유지 회로는 불휘발성 메모리 셀을 포함하는 적층형 반도체 장치.
  6. 제1항에 있어서,
    상기 식별 정보 설정 회로는, 소정의 동작에 소비되는 시간의 각 반도체 집적 회로 칩간의 상이에 기초하여 상기 유지 회로에 자신의 식별 정보를 설정하는 적층형 반도체 장치.
  7. 제6항에 있어서,
    상기 소정의 동작은 상기 반도체 집적 회로 칩 내의 용량을 충전하는 동작을 포함하는 적층형 반도체 장치.
  8. 제6항에 있어서,
    상기 소정의 동작은 상기 반도체 집적 회로 칩 내의 메모리 셀에 대한 기입 또는 소거 동작을 포함하는 적층형 반도체 장치.
  9. 복수의 반도체 집적 회로 칩이 적층된 적층형 반도체 장치에 있어서,
    상기 각 반도체 집적 회로 칩은,
    전기적으로 기입된 자신의 식별 정보를 유지하는 유지 회로와,
    상기 복수의 반도체 집적 회로 칩이 적층된 상태에서 상기 유지 회로에 자신의 식별 정보를 설정하는 식별 정보 설정 회로와,
    상기 유지 회로에 자신의 식별 정보를 설정하기 위해 이용하는 적어도 하나의 설정 단자,
    를 구비하고,
    상기 각 반도체 집적 회로 칩의 대응하는 고정 단자끼리는 모두 공통으로 접속되는 적층형 반도체 장치.
  10. 제9항에 있어서,
    상기 각 반도체 집적 회로 칩 내의 회로 구성은 상호 실질적으로 동일한 적층형 반도체 장치.
  11. 제9항에 있어서,
    상기 각 반도체 집적 회로 칩은 칩 셀렉트를 위한 신호를 입력하는 적어도하나의 셀렉트 단자를 더 구비하고,
    상기 각 반도체 집적 회로 칩의 대응하는 셀렉트 단자끼리는 모두 공통으로 접속되는 적층형 반도체 장치.
  12. 제9항에 있어서,
    상기 유지 회로는 정보를 전기적으로 재기입 가능한 구조를 갖는 적층형 반도체 장치.
  13. 제9항에 있어서,
    상기 유지 회로는 불휘발성 메모리 셀 또는 휘발성 메모리 셀을 포함하는 적층형 반도체 장치.
  14. 제9항에 있어서,
    상기 식별 정보 설정 회로는, 소정의 동작에 소비되는 시간의 각 반도체 집적 회로 칩간의 상이에 기초하여 상기 유지 회로에 자신의 식별 정보를 설정하는 적층형 반도체 장치.
  15. 제14항에 있어서,
    상기 소정의 동작은 상기 반도체 집적 회로 칩 내의 용량을 충전하는 동작을 포함하는 적층형 반도체 장치.
  16. 제14항에 있어서,
    상기 소정의 동작은 상기 반도체 집적 회로 칩 내의 메모리 셀에 대한 기입 또는 소거 동작을 포함하는 적층형 반도체 장치.
  17. 각각이 유지 회로를 구비한 복수의 반도체 집적 회로 칩을 준비하는 공정과,
    상기 각 반도체 집적 회로 칩의 유지 회로에 자신의 식별 정보를 전기적으로 기입하는 공정과,
    상기 식별 정보를 기입하는 공정 후, 상기 반도체 집적 회로 칩을 적층하는 공정
    을 포함하는 적층형 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 각 반도체 집적 회로 칩 내의 회로 구성은 상호 실질적으로 동일한 적층형 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 각 반도체 집적 회로 칩은 칩 셀렉트를 위한 신호를 입력하는 적어도 하나의 셀렉트 단자를 더 구비하고,
    상기 반도체 집적 회로 칩을 적층하는 공정은, 상기 반도체 집적 회로 칩의상기 적어도 하나의 셀렉트 단자를, 다른 상기 반도체 집적 회로 칩의 대응하는 상기 적어도 하나의 셀렉트 단자에 접속하는 공정을 포함하는 적층형 반도체 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 유지 회로는 불휘발성 메모리 셀을 포함하는 적층형 반도체 장치의 제조 방법.
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