KR100963593B1 - 관통 웨이퍼 비아를 포함하는 적층 칩 패키지 및 이의 생산방법 - Google Patents

관통 웨이퍼 비아를 포함하는 적층 칩 패키지 및 이의 생산방법 Download PDF

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Abstract

적층칩 패키지는 반도체 기판, 복수의 반도체 칩들, 제1 관통 웨이퍼 비아들 및 제2 관통 웨이퍼 비아들을 포함한다. 복수의 반도체 칩들은 반도체 기판 상에 적층되고, 복수의 제1 관통 웨이퍼 비아들은 복수의 반도체 칩들의 제1 동일 좌표 상에 형성되어 반도체 칩들을 관통하며 고주파 신호를 전송하고, 복수의 제2 관통 웨이퍼 비아들은 복수의 제1 웨이퍼 비아들이 위치한 좌표와 다른 제2 동일 좌표 상에 형성되어 반도체 칩들을 관통하며 이산화규소(SiO2)막으로 둘러싸여 저주파 신호를 전송하는 복수의 제2 관통 웨이퍼 비아들을 포함하여 주파수 대역에 관계없이 안정되고 깨끗한 신호를 전달할 수 있다.

Description

관통 웨이퍼 비아를 포함하는 적층 칩 패키지 및 이의 생산 방법 {STACKED CHIP PACKAGE INCLUDING THROUGH WAFER VIA AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치에 관한 것으로 더욱 상세하게는 관통 웨이퍼 비아를 포함하는 적층 칩 패키지 및 생산 방법에 관한 것이다.
최근 반도체 기술의 발전과 사용자의 요구에 따라 반도체 칩 패키지의 소형화 및 경량화가 요구되고 있다. 하지만 기존의 반도체 칩을 이용해 용량을 증대시키는데 한계가 있기 때문에 반도체 칩을 3차원으로 적층한 적층 칩 패키지(stacked chip package) 또는 반도체 패키지를 3차원으로 적층한 적층 패키지(stacked package)가 연구되고 있다. 3차원 적층 칩 패키지는 기존 패키지에 비해 크기를 매우 효과적으로 감소시킬 수 있어, PDA(personal digital assistants), 휴대폰, 디지털 카메라 등의 전자기기에 주로 사용되고 있다.
기존의 적층 칩 패키지는 칩과 패키지 사이의 전기적 연결을 위해 본딩 와이어를 사용하였다. 하지만 최근에는 더욱 많은 수의 적층 칩을 하나의 패키지에 집적시키기 위해 칩 사이를 직접 관통하여 전기적 신호를 보내는 관통 웨이퍼 비 아(through wafer via)기술이 사용되고 있다.
도 1은 관통 웨이퍼 비아 기술을 이용한 적층 칩 패키지를 나타낸다. 도 1을 참조하면, 적층 칩 패키지(100)는 반도체 기판(120), 복수의 반도체 칩들(111 내지 115) 및 솔더볼(140)을 포함한다. 반도체 기판(120)위에 복수의 반도체 칩들(111 내지 115)을 수직으로 쌓아 올려 소형화를 이룰 수 있다. 이때 복수의 반도체 칩들(111 내지 115) 각각은 다른 기능을 수행할 수 있다. 관통 웨이퍼 비아(130)는 복수의 반도체 칩들(111 내지 115)의 동일 좌표 상을 관통하며 신호를 전달하는 역할을 한다. 복수의 관통 웨이퍼 비아들(130)을 이용하여 입출력(input output: I/O)개수를 증가시킬 수 있으며, 패키지의 두께를 얇게 할 수 있다. 일반적으로, 관통 웨이퍼 비아(130)는 본딩 와이어에 비해 길이가 매우 짧아 전기적으로 우수한 특성을 가지나, 관통 웨이퍼 비아(130)가 실리콘 웨이퍼 내부에 존재하는 특수한 상황 때문에 모든 면에서 본딩 와이어에 비해 우수한 전기적 특성을 가지는 것은 아니다. 솔더볼(140)은 반도체 칩(115)을 반도체 기판(120)에 전기적으로 연결하거나 반도체 기판(120)을 다른 장치와 전기적으로 연결한다.
도 2는 도 1의 관통 웨이퍼 비아의 단면을 나타낸다.
도 2를 참조하면, 관통 웨이퍼 비아(210)의 둘레에는 반도체인 실리콘 웨이퍼(240)와의 직접적인 전기적 접촉을 막기 위해 이산화규소(SiO2)막(230)을 두른다. 이 경우 DC성분 신호는 관통 웨이퍼 비아(210) 둘레의 이산화규소막(230)에 의해 실리콘 웨이퍼(240)에 전달되지 않지만, 고주파 성분 신호는 이산화규소막(230)을 통과하여 실리콘 웨이퍼(240)에 전달된다. 따라서 관통 웨이퍼 비아(210)를 통해 신호를 전송하는 경우에는, 주파수가 높아질수록 신호가 감쇄한다. 탄탈막(220)은 관통 웨이퍼 비아(210)와 이산화규소막(230)사이의 밀착력을 증가시키는 역할을 한다.
도 3은 이산화규소막으로 둘러싸인 관통 웨이퍼 비아를 통한 삽입 손실을 주파수에 따라 나타낸 것이다.
도 3을 참조하면, 신호의 주파수가 10MHz인 경우에는 거의 100%의 신호가 전달되나, 신호의 주파수가 증가함에 따라 점점 신호의 손실이 커져 신호의 주파수가 1GHz이상인 경우에는 대략 40%정도의 신호만 전달된다. 따라서 수 Gbps의 신호를 전달하는 경우에는 신호의 심각한 왜곡이 발생할 것이다.
도 4는 이산화규소막으로 둘러싸인 관통 웨이퍼 비아를 통해 2Gbps의 주파수를 가진 신호를 전달할 때의 전달 특성을 나타내는 아이다이어그램(eye-diagram)이다.
아이다이어그램은 전기신호의 누적 또는 중첩된 전압 파형을 나타내는 것으로 신호파형분석기로 보면 출력 파형이 눈과 같이 보인다. 심볼레이트(symbol rate)의 정수 배로 신호를 잘라서 두 개 정도의 비트주기 동안 중첩시킨 다이어그램을 말한다.
도 4를 참조하면, 신호 파형의 최대값과 최소값이 교차되는 부분의 폭으로 측정하는 타이밍 지터(timing jitter)가 심하게 발생한다. 또한, 신호의 모양을 눈으로 보아 눈이 열린 높이만큼을 잡음에 대한 여분으로 잡을 수 있는 잡음 마 진(noise margin)도 감소하는 등, 신호의 왜곡이 심하게 발생하였다는 것을 알 수 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 관통 웨이퍼 비아를 통해 신호를 전달하는 경우에도 왜곡 없는 신호를 전달하고 안정적인 전원을 공급하기 위한 적층 칩 패키지를 제공하는 것이다.
본 발명의 다른 목적은 관통 웨이퍼 비아를 통해 신호를 전달하는 경우에도 왜곡 없는 신호를 전달하고 안정적인 전원을 공급하기 위한 적층 칩 패키지 생산 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 적층 칩 패키지는 반도체 기판, 복수의 반도체 칩들, 복수의 제1 관통 웨이퍼 비아들 및 복수의 제2 관통 웨이퍼 비아들을 포함한다. 상기 복수의 반도체 칩들은 상기 반도체 기판 상에 적층된다. 상기 복수의 제1 관통 웨이퍼 비아들은 상기 복수의 반도체 칩들의 제1 동일 좌표 상에 형성되어 상기 반도체 칩들을 관통한다. 상기 복수의 제2 관통 웨이퍼 비아들은 상기 복수의 제1 웨이퍼 비아들이 위치한 좌표와 다른 제2 동일 좌표 상에 형성되어 상기 반도체 칩들을 관통하며 저주파 신호를 전송한다.
상기 적층 칩 패키지는 상기 반도체 칩들 사이에 위치하는 복수의 인터포저들을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 적층 칩 패키지는 반도체 기판, 복수의 반도체 칩들, 복수의 관통 웨이퍼 비아들 및 복수의 와이어 본드들을 포함한다. 상기 복수의 반도체 칩들은 상기 반도체 기판 상에 적층된다. 상기 복수의 관통 웨이퍼 비아들은 상기 복수의 반도체 칩들의 동일 좌표 상에 형성되어 상기 반도체 칩들을 관통하며 이산화규소막으로 둘러싸여 저주파 신호를 전달한다. 상기 복수의 와이어 본드들은 상기 복수의 반도체 칩들과 상기 반도체 기판을 각각 연결하고 고주파 신호를 전달한다.
상기 복수의 반도체 칩들은 동일한 크기를 가질 수 있다.
상기 복수의 반도체 칩들은 상이한 크기를 가질 수 있으며, 상기 복수의 반도체 칩들은 크기가 큰 순서대로 적층될 수도 있고 크기가 작은 순서대로 적층될 수도 있다. 그리고 크기에 관계없이 복수의 관통 웨이퍼 비아들이 상기 복수의 반도체 칩들의 동일 좌표 상에 형성되도록 적층될 수 있다.
상기 적층 칩 패키지는 상기 복수의 반도체 칩들 사이에 위치하는 복수의 인터포저들을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 적층 칩 패키지 생산 방법에 따르면, 복수의 관통 웨이퍼 비아들이 복수의 반도체 칩들의 동일 좌표 상에 상기 복수의 반도체 칩들을 각각 관통하여 형성되고, 이산화규소(SiO2)막이 상기 복수의 관통 웨이퍼 비아들 중 일부의 관통 웨이퍼 비아들을 둘러싸여 형성된다. 상기 복수의 반도체 칩들이 반도체 기판 위에 순서대로 적층되며, 상기 일부의 관통 웨이퍼 비아들은 저주파 신호를 전송한다.
일 실시예에 따르면, 상기 복수의 반도체 칩들이 반도체 기판 위에 순서대로 적층될 때, 복수의 인터포저들이 상기 복수의 반도체 칩들 사이에 적층될 수 있다.
본 발명의 다른 실시예에 따른 적층 칩 패키지 생산 방법에 따르면, 복수의 관통 웨이퍼 비아들이 복수의 반도체 칩들의 동일 좌표 상에 상기 복수의 반도체 칩들을 각각 관통하여 형성되고, 이산화규소막이 상기 복수의 관통 웨이퍼 비아들을 둘러싸여 형성된다. 상기 복수의 반도체 칩들은 반도체 기판 위에 순서대로 적층되며, 복수의 와이어 본드들이 상기 복수의 반도체 칩들 각각과 상기 반도체 기판을 연결한다. 상기 복수의 관통 웨이퍼 비아들은 저주파 신호를 전송하며 상기 복수의 와이어 본드들은 고주파 신호들을 전송한다.
예를 들어, 상기 복수의 반도체 칩들은 동일한 크기일 수 있다. 상기 복수의 반도체 칩들이 상기 반도체 기판 상에 적층될 때, 복수의 인터포저들이 상기 복수의 반도체 칩들 사이에 위치할 수 있다.
실시예에 있어서, 상기 복수의 반도체 칩들을 서로 상이한 크기일 수 있으며, 상기 반도체 기판 위에 크기가 큰 순서대로 적층될 수도 있고 크기가 작은 순서대로 적층될 수도 있다. 또한 크기에 관계없이 복수의 관통 웨이퍼 비아들이 상기 복수의 반도체 칩들의 동일 좌표 상에 형성되도록 적층될 수 있다.
본 발명의 실시예들에 따르면 신호를 주파수 별로 나누어 서로 다른 신호 전송 특성을 가진 관통 웨이퍼 비아들이나 또는 와이어 본드로 나누어 전송함으로써 안정적으로 전원 공급을 할 수 있고, 고주파 신호를 왜곡 없이 전송할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 5는 이산화규소막으로 둘러싸여 있지 않은 관통 웨이퍼 비아를 통한 삽입 손실을 주파수에 따라 나타낸 것이다.
도 5를 참조하면, 도3의 삽입 손실과 비교하였을 때 DC 신호를 비롯한 저주파 신호의 손실이 크다는 것을 알 수 있다. 거의 모든 주파수 대역에서 40%정도의 신호만 전달된다. 다만 이러한 손실에도 불구하고 고주파 대역에서의 신호 전달 특성은 우수하다.
도 6은 이산화규소막으로 둘러싸여 있지 않은 관통 웨이퍼 비아를 통해 2Gbps의 신호를 전송할 때의 신호 전달 특성을 나타내는 아이다이어그램이다.
도 4의 아이다이어그램과 비교하였을 때, 타이밍 지터 및 노이즈 마진과 같은 신호 특성이 개선된 것을 알 수 있다.
즉, 도 5 및 도 6으로 보아 이산화규소막을 제거함으로써, 수동 이퀄라이저(passive equalizer)를 사용하는 것과 같은 효과를 얻는다. 수동 이퀄라이저는 트랜지스터나 집적회로(integrated circuit:IC)와 같이 증폭도가 있는 장치가 사용되지 않은 이퀄라이저로 전원이 필요하지는 않으나 신호의 레벨이 낮아지는 단점이 있다. 결국 이산화규소막을 제거함으로써 전 주파수 영역에 걸쳐 동일한 신호 손실을 가지게 되고, 전체적인 관점에서 신호의 왜곡이 줄어든 것이다.
도 5 및 도 6은 도 7의 적층 칩 패키지에 포함된 제1 관통 웨이퍼 비아를 통해 고주파 신호를 전달하는 경우의 신호 전달 특성과 일치한다. 이에 대해서는 후술하도록 한다.
도 7은 본 발명의 일 실시예에 따른 적층 칩 패키지를 나타낸 도면이다.
도 7을 참조하면, 적층 칩 패키지(700)는 복수의 반도체 칩들(710, 720, 730, 740), 제1 관통 웨이퍼 비아(713), 제2 관통 웨이퍼 비아(711a,711b), 복수의 인터포저들(715, 725, 735), 솔더 범프(750), 패키지 관통 홀 비아(760), 솔더볼(770), 반도체 기판(780)을 포함한다.
복수의 반도체 칩들(710, 720, 730, 740)는 반도체 기판(780) 상에 순서대로 적층된다. 복수의 반도체 칩들(710, 720, 730, 740)은 같은 종류의 반도체 칩으로써 같은 기능을 수행할 수도 있으나, 서로 다른 종류로써 다른 기능을 수행할 수도 있다. 복수의 반도체 칩들(710, 720, 730, 740) 각각에는 관통 웨이퍼 비아들(711a, 711b, 713)이 형성되어 있다. 이들 관통 웨이퍼 비아들(711, 711b, 713)은 반도체 칩들의 제1 위치 상에 형성되어 고주파 신호를 전송하는 복수의 제1 관통 웨이퍼 비아들(713) 및 복수의 제1 관통 웨이퍼 비아들(713)이 위치한 상기 제1 위치와 다른 제2 위치 상에 형성되어 이산화규소(SiO2)막(712a, 712b)으로 둘러싸여 저주파 신호를 전송하는 복수의 제2 관통 웨이퍼 비아들(711a, 711b)을 포함한다. 상기 언급한 바와 같이 관통 웨이퍼 비아가 이산화규소막으로 둘러싸여 있는지에 여부에 따라 신호 전달 특성이 달라진다. 따라서 기존의 적층 칩 패키지에서 이산화규소막으로 둘러싸인 관통 웨이퍼 비아만으로 모든 신호를 전달했던 데에 비해, 본 발명에 따른 적층 칩 패키지는 수백 MHz이상의 고주파 신호를 전달할 때는 이산화규소막으로 둘러싸여 있지 않은 제1 관통 웨이퍼 비아(713)를 이용하여 신호를 전달한다. 도 5 내지 6에서 알 수 있듯이 제1 관통 웨이퍼 비아(713)는 고주파 신호를 왜곡없이 전달할 수 있으므로, 본 발명에 따른 적층 칩 패키지는 고주파 신호를 보다 안정적이면서도 왜곡없이 전달할 수 있다. 다만, DC성분과 같은 저주파 신호를 전달할 때는 관통 웨이퍼 비아를 둘러싸는 이산화규소막이 없으면 누설전류(leakage current)가 크게 발생하므로 수백 MHz 이하의 저주파 신호를 전달할 때는 이산화규소막으로 둘러싸인 제2 관통 웨이퍼 비아(711a, 711b)를 이용한다. 따라서, 저주파 신호는 제2 관통 웨이퍼 비아(711a, 711b)를 통해서, 고주파 신호는 제1 관통 웨이퍼 비아(713)를 통해서 전달함으로써, 보다 안정적으로 전원을 공급하고 누설전류를 줄일 수 있음은 물론, 고주파 신호의 전송 시 발생했던 신호의 왜곡을 줄일 수 있다. 결국, 대부분의 주파수 대역에서 신호 전달 특성이 개선된다.
복수의 반도체 칩들(710, 720, 730, 740) 사이에는 반도체 칩들 각각이 접촉되어 동작시 오류를 일으키는 것을 방지하기 위해서 복수의 인터포저들(715, 725, 735)이 위치할 수 있다. 이러한 방법은 복수의 반도체 칩들(710, 720, 730, 740)을 적층하는 방법 중의 하나이며, 복수의 반도체 칩들(710, 720, 730, 740)을 적층하는 데에 있어 복수의 인터포저들(715, 725, 735)이 반드시 필요한 것은 아니다.
솔더 범프(750)는 복수의 반도체 칩들(710, 720, 730, 740)과 복수의 인터포저들(715, 725, 735)을 전기적으로 연결한다. 솔더볼(770) 또한 반도체 기판(780)을 다른 장치에 전기적으로 연결한다. 패키지 관통 홀 비아(760)는 반도체 기판(780)을 관통하여 신호를 전달한다.
도 8은 본 발명의 다른 실시예에 따른 적층 칩 패키지를 나타낸 도면이다.
적층 칩 패키지(800a)는 복수의 반도체 칩들(810, 820, 830, 840), 복수의 관통 웨이퍼 비아들(811a, 811b), 복수의 인터포저들(815, 825, 835), 솔더 범프(850), 와이어 본드(813a), 본드 패드(860), 솔더볼(880), 패키지 관통 홀 비아(870), 반도체 기판(890)을 포함한다.
도 7의 적층 칩 패키지(700)에서는 고주파 신호를 전송하는 경우에 이산화규소막으로 둘러싸여 있지 않은 제2 관통 웨이퍼 비아(713)를 이용하였으나, 제일 위쪽에 적층된 반도체 칩(710)에 데이터 신호를 보내기 위해서 아래에 적층된 반도체 칩들(720, 730, 740)을 모두 통과하여야 하기 때문에, 신호의 왜곡이 심해질 우려가 있다. 따라서 적층 칩 패키지(800a)는 와이어 본드(813a)를 이용하여 고주파 신호를 전달함으로써 보다 안정성을 확보할 수 있고 신호의 왜곡도 줄일 수 있다.
복수의 반도체 칩들(810, 820, 830, 840)은 반도체 기판(890)상에 적층 되며 크기는 서로 같다. 또한, 같은 종류의 반도체 칩일 수도 있고, 다른 종류일 수도 있다. 복수의 반도체 칩들(810, 820, 830, 840)이 반도체 기판(890)상에 적층되는 단계에서 복수의 반도체 칩들(810, 820, 830, 840) 각각이 서로 간섭하는 것을 막기 위해 인터포저(815, 825, 835)가 각 반도체 칩 사이에 적층될 수 있으며, 이들은 솔더 범프(850)로 전기적으로 연결된다. 복수의 반도체 칩들(810, 820, 830, 840)의 동일 좌표 상에 형성되어 반도체 칩들 각각을 관통하며 이산화규소막(812a, 812b)으로 둘러싸인 복수의 관통 웨이퍼 비아들(811a, 811b)은 신호 왜곡이 적은 저주파 신호를 전달한다. 도 7의 적층 칩 패키지(700)과는 달리, 도 8의 적층 칩 패키지(800a)에 형성되어 있는 모든 관통 웨이퍼 비아들(811a, 811b)은 이산화규소막(812a, 812b)으로 둘러싸여 있다.
복수의 와이어 본드(813a)들은 복수의 반도체 칩들(810, 820, 830, 840)과 반도체 기판(890)을 각각 연결한다. 앞에서 살펴본 바와 같이, 이산화규소막으로 둘러싸인 관통 웨이퍼 비아(811a, 811b)를 통해 고주파 신호를 전달하는 경우에 열악한 신호 전달 특성을 보이므로 신호의 손실을 줄이기 위해서 복수의 반도체 칩들(810, 820, 830, 840)을 통과하지 않고 와이어 본드(813a)를 이용하여 고주파 신호를 전달하는 것이 더 안정적이며 신호의 왜곡도 줄일 수 있다.
솔더 범프(850)는 복수의 반도체 칩들(810, 820, 830, 840) 과 복수의 인터포저들(815, 825, 835)을 전기적으로 연결한다. 솔더볼(880) 또한 반도체 기판(890)을 다른 장치에 전기적으로 연결한다. 패키지 관통 홀 비아(870)는 반도체 기판(890)을 관통하여 신호를 전달한다.
도 9는 본 발명의 또 다른 실시예에 따른 적층 칩 패키지를 나타낸 도면이다.
도 9를 참조하면, 적층 칩 패키지(800b)는 복수의 반도체 칩들(910, 920, 930, 940), 복수의 관통 웨이퍼 비아들(911a, 911b), 솔더 범프(950), 와이어 본드(913a, 913b), 본드 패드(960), 패키지 관통 홀 비아(970), 솔더볼(980), 반도체 기판(990)을 포함한다. 그리고 각 반도체 칩들(910, 920, 930, 940) 사이에 도 8의 적층 칩 패키지(800a)와 마찬가지로 인터포저를 포함할 수 있다.
반도체 기판(990)상에 적층된 복수의 반도체 칩들(910, 920, 930, 940)의 크기가 상이할 경우에는 도 9와 같이 크기가 큰 순서대로 적층될 수 있다. 물론 이는 와이어 본드와(913a, 913b) 반도체 기판(990)의 연결을 고려해서 복수의 반도체 칩들(910, 920, 930, 940)을 배치한 하나의 예에 불과하며, 관통 웨이퍼 비아(911a, 911b)가 복수의 반도체 칩들(910, 920, 930, 940)의 동일 좌표 상에 위치한다면 크기가 작은 순서대로 적층되거나, 크기에 관계없이 적층될 수 있다. 복수의 반도체 칩들(910, 920, 930, 940)의 크기를 제외한 적층 칩 패키지(800b)의 특성은 도8의 적층 칩 패키지(800a)와 동일하다.
상기와 같은 적층 칩 패키지를 생산하기 위해서는 복수의 반도체 칩들의 동일 좌표 상에 복수의 반도체 칩들을 각각 관통하는 복수의 관통 웨이퍼 비아들을 형성하고 복수의 관통 웨이퍼 비아들 중 일부의 관통 웨이퍼 비아들을 둘러싸는 이산화규소(SiO2)막을 형성한 후에, 반도체 기판 위에 복수의 반도체 칩들을 순서대로 적층하여야 한다. 이산화규소막으로 둘러싸인 일부의 관통 웨이퍼 비아들은 저주파 신호를 전송한다.
반도체 칩들을 적층하면서 복수의 인터포저들을 복수의 반도체 칩들 사이에 적층할 수도 있다.
복수의 반도체 칩들의 동일 좌표 상에 복수의 반도체 칩들을 각각 관통하는 복수의 관통 웨이퍼 비아들을 형성하고 복수의 관통 웨이퍼 비아들을 둘러싸는 이산화규소막을 형성한 후에 반도체 기판 위에 복수의 반도체 칩들을 순서대로 적층하고 복수의 반도체 칩들 각각과 반도체 기판을 복수의 와이어 본드들로 연결하여 적층 칩 패키지를 생산할 수도 있다. 복수의 관통 웨이퍼 비아들은 저주파 신호를 전송하며 복수의 와이어 본드들은 고주파 신호들을 전송하여 신호를 안정적이고 깨끗하게 전달할 수 있다.
실시예에 따라 반도체 기판 위에 적층되는 복수의 반도체 칩들은 동일한 크기일 수도 있고 상이한 크기일 수도 있으며, 반도체 칩들 사이에 인터포저를 함께 적층할 수도 있다.
적층 칩 패키지를 통해 신호를 전달할 때, 고주파 신호를 이산화규소막으로 둘러싸여 있지 않은 관통 웨이퍼 비아 또는 와이어 본드를 통해 전달함으로써, 이산화규소막으로 둘러싸인 관통 웨이퍼 비아를 통해 전주파수 대역의 신호를 전달하였던 기존의 적층 칩 패키지에서 고주파 신호를 전달할 때 발생하였던 신호의 왜곡을 줄일 수 있고, 보다 안정적으로 저주파 신호를 전달할 수 있어 적층 칩 패키지의 활용 범위의 확대에 이바지할 수 있다.
도 1은 관통 웨이퍼 비아 기술을 이용한 적층 칩 패키지를 나타낸다.
도 2는 도 1의 관통 웨이퍼 비아의 단면을 나타낸다.
도 3은 이산화규소막(Si02)으로 둘러싸인 관통 웨이퍼 비아를 통한 삽입 손실을 주파수에 따라 나타낸 것이다.
도 4는 이산화규소막으로 둘러싸인 관통 웨이퍼 비아를 통해 2Gbps의 주파수를 가진 신호를 전달할 때의 전달 특성을 나타내는 아이다이어그램(eye-diagram)이다.
도 5는 이산화규소막으로 둘러싸여 있지 않은 관통 웨이퍼 비아를 통한 삽입 손실을 주파수에 따라 나타낸 것이다.
도 6은 이산화규소막으로 둘러싸여 있지 않은 관통 웨이퍼 비아를 통해 2Gbps의 신호를 전송할 때의 신호 전달 특성을 나타내는 아이다이어그램이다.
도 7은 본 발명의 일 실시예에 따른 적층 칩 패키지를 나타낸 도면이다.
도 8은 본 발명의 다른 실시예에 따른 적층 칩 패키지를 나타낸 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 적층 칩 패키지를 나타낸 도면이다.

Claims (15)

  1. 반도체 기판(780);
    상기 반도체 기판(780) 상에 적층되는 복수의 반도체 칩들(710, 720, 730, 740);
    상기 복수의 반도체 칩들(710, 720, 730, 740)의 제1 위치 상에 형성되어 상기 반도체 칩들(710, 720, 730, 740)을 관통하며 고주파 신호를 전송하는 복수의 제1 관통 웨이퍼 비아들(713); 및
    상기 복수의 제1 웨이퍼 비아들(713)이 위치한 상기 제1 위치와 다른 제2 위치 상에 형성되어 상기 반도체 칩들(710, 720, 730, 740)을 관통하며 이산화규소(SiO2)막(712a, 712b)으로 둘러싸여 저주파 신호를 전송하는 복수의 제2 관통 웨이퍼 비아들(711a, 711b)을 포함하며,
    상기 고주파 신호는 1GHz 이상의 주파수를 가지는 신호이고, 상기 저주파 신호는 1GHz 미만의 주파수를 가지는 신호이며, 상기 복수의 제2 관통 웨이퍼 비아들(711a, 711b)과 상기 이산화규소막(712a, 712b) 사이에는 밀착력을 증가시키는 탄탈막이 배치되는 적층 칩 패키지(700).
  2. 제1항에 있어서, 상기 반도체 칩들 사이에 위치하는 복수의 인터포저(interposer)들을 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  3. 반도체 기판(890);
    상기 반도체 기판(890) 상에 적층되는 복수의 반도체 칩들(810, 820, 830, 840);
    상기 복수의 반도체 칩(810, 820, 830, 840)들의 동일 좌표 상에 형성되어 상기 반도체 칩들(810, 820, 830, 840)을 관통하며 이산화규소막(812a, 812b)으로 둘러싸여 저주파 신호를 전달하는 복수의 관통 웨이퍼 비아들(811a, 811b); 및
    상기 복수의 반도체 칩들(810, 820, 830, 840)과 상기 반도체 기판(890)을 각각 연결하고 고주파 신호를 전달하는 복수의 와이어 본드(wire-bond)들(813a)을 포함하며,
    상기 고주파 신호는 1GHz 이상의 주파수를 가지는 신호이고, 상기 저주파 신호는 1GHz 미만의 주파수를 가지는 신호이며, 상기 복수의 제2 관통 웨이퍼 비아들(811a, 811b)과 상기 이산화규소막(812a, 812b) 사이에는 밀착력을 증가시키는 탄탈막이 배치되는 적층 칩 패키지(800a).
  4. 제3항에 있어서, 상기 복수의 반도체 칩들은 동일한 크기를 가지는 것을 특징으로 하는 적층 칩 패키지.
  5. 제3항에 있어서, 상기 복수의 반도체 칩들은 상이한 크기를 가지는 것을 특징으로 하는 적층 칩 패키지.
  6. 제5항에 있어서, 상기 복수의 반도체 칩들은 크기가 큰 순서대로 적층되는 것을 특징으로 하는 적층 칩 패키지.
  7. 제5항에 있어서, 상기 복수의 반도체 칩들은 크기가 작은 순서대로 적층되는 것을 특징으로 하는 적층 칩 패키지.
  8. 제3항에 있어서, 상기 복수의 반도체 칩들 사이에 위치하는 복수의 인터포저들을 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  9. 복수의 반도체 칩들(710, 720, 730, 740)의 동일 좌표 상에 상기 복수의 반도체 칩들(710, 720, 730, 740)을 각각 관통하는 복수의 관통 웨이퍼 비아들(711a, 711b, 713)을 형성하는 단계;
    상기 복수의 관통 웨이퍼 비아들 중 일부의 관통 웨이퍼 비아들(711a, 711b)을 둘러싸는 이산화규소(SiO2)막(712a, 712b)을 형성하는 단계; 및
    반도체 기판(780) 위에 상기 복수의 반도체 칩들(710, 720, 730, 740)을 순서대로 적층하는 단계를 포함하며, 상기 일부의 관통 웨이퍼 비아들(711a, 711b)은 저주파 신호를 전송하고, 상기 복수의 관통 웨이퍼 비아들 중 상기 일부의 관통 웨이퍼 비아들을 제외한 관통 웨이퍼 비아들(713)은 고주파 신호를 전송하며, 상기 고주파 신호는 1GHz 이상의 주파수를 가지는 신호이고, 상기 저주파 신호는 1GHz 미만의 주파수를 가지는 신호이며, 상기 일부의 관통 웨이퍼 비아들(711a, 711b)과 상기 이산화규소막(712a, 712b) 사이에는 밀착력을 증가시키는 탄탈막이 배치되는 것을 특징으로 하는 적층 칩 패키지 생산 방법.
  10. 제9항에 있어서, 상기 복수의 반도체 칩들을 적층하는 단계는 상기 복수의 반도체 칩들 사이에 복수의 인터포저들을 적층하는 단계를 포함하는 것을 특징으로 하는 적층 칩 패키지 생산 방법.
  11. 복수의 반도체 칩들(810, 820, 830, 840)의 동일 좌표 상에 상기 복수의 반도체 칩들(810, 820, 830, 840)을 각각 관통하는 복수의 관통 웨이퍼 비아들(811a, 811b)을 형성하는 단계;
    상기 복수의 관통 웨이퍼 비아들(811a, 811b)을 둘러싸는 이산화규소막(812a, 812b)을 형성하는 단계;
    반도체 기판(890) 위에 상기 복수의 반도체 칩들(810, 820, 830, 840)을 순서대로 적층하는 단계; 및
    상기 복수의 반도체 칩들(810, 820, 830, 840) 각각과 상기 반도체 기판(890)을 복수의 와이어 본드들(813a)로 연결하는 단계를 포함하며, 상기 복수의 관통 웨이퍼 비아들(811a, 811b)은 저주파 신호를 전송하며 상기 복수의 와이어 본드들(813a)은 고주파 신호들을 전송하며, 상기 고주파 신호는 1GHz 이상의 주파수를 가지는 신호이고, 상기 저주파 신호는 1GHz 미만의 주파수를 가지는 신호이며, 상기 일부의 관통 웨이퍼 비아들(811a, 811b)과 상기 이산화규소막(812a, 812b) 사이에는 밀착력을 증가시키는 탄탈막이 배치되는 것을 특징으로 하는 적층 칩 패키지 생산 방법.
  12. 제11항에 있어서, 상기 복수의 반도체 칩들은 동일한 크기인 것을 특징으로 하는 적층 칩 패키지 생산 방법.
  13. 제11항에 있어서, 상기 복수의 반도체 칩들을 적층하는 단계는 상기 복수의 반도체 칩들 사이에 위치하는 복수의 인터포저들을 적층하는 단계를 포함하는 것을 특징으로 하는 적층 칩 패키지 생산 방법.
  14. 제11항에 있어서, 상기 복수의 반도체 칩들을 서로 상이한 크기이며, 상기 반도체 기판위에 크기가 큰 순서대로 적층되는 것을 특징으로 하는 적층 칩 패키지 생산 방법.
  15. 제11항에 있어서, 상기 복수의 반도체 칩들을 서로 상이한 크기이며, 상기 반도체 기판위에 크기가 작은 순서대로 적층되는 것을 특징으로 하는 적층 칩 패키지 생산 방법.
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