JP2004063753A - チップオンチップ接続用半導体チップ及びその接続方法 - Google Patents
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Abstract
【課題】同一の半導体チップに、複数の半導体チップをチップオンチップ接続する際に、接続する半導体チップのサイズが変わっても、新たに電極パッド配置を変更する必要がなく、かつ半導体チップの位置決めや位置決め後の良否判定が容易なチップオンチップ接続用半導体チップ及びその接続方法を提供する。
【解決手段】下側に配置する第１半導体チップ１の表面には、例えばデジタル信号プロセッサ等の論理回路が形成された活性領域４と、略中央部から伸びた十字状の電極パッド５を有する。さらに電極パッド５は、信号授受を行う信号用パッド５ａと信号授受を行わないダミー用パッド５ｂで構成される。信号用パッド５ａは活性領域４と電気的に接続されているが、ダミー用パッド５ｂは接続されていない。
【選択図】 図１
【解決手段】下側に配置する第１半導体チップ１の表面には、例えばデジタル信号プロセッサ等の論理回路が形成された活性領域４と、略中央部から伸びた十字状の電極パッド５を有する。さらに電極パッド５は、信号授受を行う信号用パッド５ａと信号授受を行わないダミー用パッド５ｂで構成される。信号用パッド５ａは活性領域４と電気的に接続されているが、ダミー用パッド５ｂは接続されていない。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、種々の半導体チップを積層して高集積度化を可能にするチップオンチップ接続用半導体チップ及びその接続方法に関し、特にサイズの異なる半導体チップを搭載する際に好適する電極パッド配置を有するとともに、接続時の位置決めを容易にするチップオンチップ接続用半導体チップ及びその接続方法に関する。
【０００２】
【従来の技術】
パーソナルコンピュータや携帯電話などの電子情報機器に分野では、機器の高速化、高性能化、小型化が急速に進み、ＬＳＩの高密度実装技術が不可欠になっている。これらの要求に応えるため、同一回路基板上に半導体チップを接続し、さらにその上に、機能の異なる半導体チップを搭載するチップオンチップ接続技術が取り入れられている。これにより、実装面積は小さくなり、チップ間の距離も短くなるので、高速化を図ることができるようになっている。
【０００３】
従来のチップオンチップ接続技術について、図面を用いて説明する。図２（ａ）、（ｂ）は従来のチップオンチップ接続用半導体チップの実装状態を示す平面図及び断面図である。図２（ａ）において、２１は回路基板、２２はロジック機能を有する第１半導体チップ、２３はメモリ機能を有する第２半導体チップである。第１及び第２半導体チップ２２、２３の表面には、集積回路の形成された活性領域２４、２５が形成され、この活性領域２４、２５に通じるように電極パッド２６、２７が形成されている。また、回路基板２１、第１半導体チップ２２の端部には、ボンディング用の電極パッド２８、２９が設けてある。
【０００４】
このチップオンチップの接続方法は、図２（ｂ）に示すように、活性領域２４の大きな第１半導体チップ２２を下側、活性領域２５の小さな第２半導体チップ２３を上側に配置し、互いの電極パッド２６、２７が向き合うように位置決めした後、予め第２半導体チップ２３の電極パッド２７上に形成した半田やＡｕ等のバンプ３０を介して相互にフリップチップ接続している。さらに、第１及び第２半導体チップ２２、２３を電気的に接続した後は、活性領域２４、２５の間に絶縁性樹脂３１を充填する。このようにして、第１及び第２半導体チップ２２、２３を、バンプ３０と絶縁性樹脂３１によって一体化する。さらに、第１半導体チップ２２の端部に形成した電極パッド２９を、回路基板２１の端部に形成した電極パッド２８に、Ａｕ線等のワイヤー３１によってワイヤボンディングし、電気的に接続する。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来技術には以下のような問題があった。上述したチップオンチップ用半導体チップ２２、２３に形成される電極パッド２６、２７は、両者の信号の授受と十分な接合強度を得るために、通常、上側に配置する第２半導体チップの外周部に設けている。
【０００６】
近年、更なる性能アップを図ったシステムＬＳＩの要求が強くなっている。そのため、１パッケージの中に複数個の半導体チップを収納したマルチチップ化の傾向にある。例えば、従来のチップオンチップ接続用半導体チップを表面側から見た平面図である図３に示すように、第１半導体チップ４１を下側に配置し、サイズの異なる第２及び第３半導体チップ４２、４３を上側に配置する場合、第２及び第３半導体チップ４２、４３の各々の電極パッド４４、４５はチップサイズに合わせて外周部に形成され、それに合わせて、下側に配置する半導体チップ４１の電極パッド４６、４７も同一形状に形成され、１対１に固定されていた。
【０００７】
このため、一旦、第１半導体チップ４１の上に電極パッド４６、４７を形成した後は、上側に配置する第２及び第３半導体チップ４２、４３を変更することは不可能であり、システム設計の自由度を大きく低下させていた。
【０００８】
また、次のような問題もあった。下側に配置する半導体チップ４１の電極パッド４６、４７に対して、上側に配置する第２及び第３半導体チップ４２、４３の電極パッド４４、４５を重ね合わせる際の位置決め方法は、両者の外形を基準にして電極パッドの位置を算出して行っていた。これは、チップオンチップ接続がフェイスダウン方式であるため、上方からは接続する電極パッドが見えなくなり、電極パッド自身で位置決めすることが不可能なためである。そのため、例えば、半導体チップをウェーハから切断するダイシング工程にて、分離される半導体チップの外形寸法にばらつきが生じた場合には、両者の電極パッドを位置決めする際に、ずれが生じて接触不良や導通不良が生じるという問題があった。また、接続後の良否判定も、電気的試験装置により導通試験を行う必要があり、検査のための多大な時間ロスも生じていた。
【０００９】
本発明は、以上のような問題点を解決するためになされたもので、同一の半導体チップに、複数の半導体チップをチップオンチップ接続する際に、接続する半導体チップのサイズが変わっても、新たに電極パッド配置を変更する必要がなく、かつ半導体チップの位置決めや位置決め後の良否判定が容易なチップオンチップ接続用半導体チップ及びその接続方法を提供するものである。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１記載のチップオンチップ接続用半導体チップは、複数の半導体チップの表面に形成された電極パッドを重ね合わせて接続するチップオンチップ接続用半導体チップにおいて、前記半導体チップの表面に形成される前記電極パッドが、十字状に配列されていることを特徴とする。この構成により、搭載する半導体チップのサイズによって、新たに電極パッドを設計変更する必要がないので、搭載する半導体チップの選択幅が広がりＬＳＩ設計の自由度が向上する。また、十分な接合強度も得ることができる。
【００１１】
また、請求項２記載の発明は、請求項１記載のチップオンチップ接続用半導体チップであって、前記半導体チップの前記電極パッドが、信号授受を行う信号用パッドと信号授受を行わないダミー用パッドからなることを特徴とする。この構成により、サイズの異なる半導体チップを搭載する際、信号用パッドを共通とし、信号授受を行わないダミー用パッドを利用して大きさを調整できるので、新たに電極パッドの配置を設計変更する必要がない。従って、ＬＳＩ設計の自由度が大きく向上するとともに、配線取出しに係る製造プロセスも簡略化できて製造コストが安くなる。
【００１２】
また、請求項３記載の発明は、請求項１記載のチップオンチップ接続用半導体チップであって、前記半導体チップにおいて、上側に配置される半導体チップの電極パッド最外部に位置決め用の複数の孔が形成されていることを特徴とする。この構成により、電極パッドの位置決めの際、新たに位置決め用マークを形成する必要がない。従って、製造プロセスを増やす必要がなく、製造コストが安くなる。
【００１３】
また、請求項４記載の発明は、複数の半導体チップを、各々の表面に形成された電極パッドを重ね合わせて接続するチップオンチップの接続方法であって、上側に配置される半導体チップの電極パッド最外部に形成した複数の孔を通して、下側に配置される半導体チップの電極パッドを観察しながら位置決めすることを特徴とする。この方法により、半導体チップの外形寸法ばらつきに関係なく位置決めを行うことができるので、従来の位置決め方法と比較して、位置決め精度が大きく向上するとともに、位置ずれによる導通不良がなくなり、製品歩留りも向上する。また、接続後の良否判定も容易に行うことができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１５】
図１（ａ）、（ｂ）は本発明のチップオンチップ接続用半導体チップの平面図及びその実装状態を示す断面図である。図１（ａ）において、１は下側に配置する第１半導体チップ、２及び３は上側に配置する第２及び第３半導体チップである。下側に配置する第１半導体チップ１の表面には、例えばデジタル信号プロセッサ等の論理回路が形成された活性領域４と、略中央部から伸びた十字状の電極パッド５を有する。さらに電極パッド５は、信号授受を行う信号用パッド５ａと信号授受を行わないダミー用パッド５ｂで構成される。信号用パッド５ａは活性領域４と電気的に接続されているが、ダミー用パッド５ｂは接続されていない。
【００１６】
また、上側に配置する第２及び第３半導体チップ２、３の表面には、例えばメモリ回路などが形成された活性領域６、７と、略中央部から伸びた十字状の電極パッド８、９を有する。さらに電極パッド８、９は、信号授受を行う信号用パッド８ａ、９ａと信号授受を行わないダミー用パッド８ｂ、９ｂで構成される。信号用パッド８ａ、９ａは各々活性領域６、７と電気的に接続されているが、ダミー用パッド８ｂ、９ｂは接続されていない。さらに、ダミー用パッド８ｂ、９ｂの最外部には、チップ全体を貫通する孔８ｃ、９ｃが、ダミー用パッド８ｂ、９ｂと同じ大きさで開けられている。上述した信号用パッド５ａ、８ａ、９ａは、大きさ、配置数が全て同一となるように形成されている。一方、ダミー用パッド８ｂ、９ｂは、半導体チップのサイズに合わせて配置数が変更される。
【００１７】
次に、図１（ｂ）を用いて、本発明の半導体チップのチップオンチップ接続方法を説明する。図１（ｂ）は、本発明のチップオンチップ接続用半導体チップの実装状態を示す断面図である。先ず、第１半導体チップ１を下側に、第２及び第３半導体チップ２、３を上側にし、各々の活性領域４、６、７が形成された表面が向き合うようにして配置する。次に第１半導体の電極パッド５と第２及び第３半導体チップの電極パッド８、９の位置が一致するように位置決めする。このときの位置決め方法は、第２及び第３半導体チップ２、３のダミー用パッド８ｂ、９ｂの最外部に設けた孔８ｃ、９ｃから、第１半導体チップ１のダミー用パッド５ｂを画像処理装置（図示せず）で読み取り、第１半導体チップ１と第２及び第３半導体チップ２、３の電極パッド５、８、９が一致するように位置決めする。次に、第２及び第３半導体チップ２、３の電極パッド８、９上に形成された、半田や金めっき等のバンプ１０、１１を介して、相互にフリップチップ接続する。接続後の良否判定は、第２及び第３半導体チップ２、３に設けた孔８ｃ、９ｃから、第１半導体チップ１の電極パッド５ｂの有無を確認するだけで良く、従来の電気的試験装置による導通検査と比較して、検査が大幅に簡略化できる。次に、それらの各半導体チップ１、２、３の活性領域４、６、７の間に絶縁性樹脂１２、１３を充填する。このようにして、第１半導体チップ１と第２及び第３半導体チップ２、３は、バンプ１０、１１と絶縁性樹脂１２、１３によって一体化される。さらに、第１半導体チップ１の電極パッド４が、回路基板１４の表面に形成された電極パッド１５とワイヤー１６によってボンディング接続する。これにより、各半導体チップ間で高速信号処理の可能な、小型の半導体パッケージが得られる。
【００１８】
上述した半導体チップの種類は、Ｓｉ、ＧａＡｓ、Ｇｅのいずれも適用可能である。また、実装構造は２層のみならず３層以上の多層でも良く、積層する半導体チップ数も、回路設計に応じて増やすことが可能である。
【００１９】
【発明の効果】
以上説明したように、本発明のチップオンチップ接続用半導体チップによれば、半導体チップの表面に形成される電極パッドの配置を十字状にするとともに、その電極パッドを信号用パッドとダミー用パッドとで構成した。さらに、信号用パッドを全て共通としたので、上側に搭載する半導体チップのサイズが種々変わっても、下側の半導体チップの電極パッドを設計変更する必要がなく、システム設計の自由度が向上する。
【００２０】
また、本発明のチップオンチップ接続用半導体チップの接続方法によれば、接続する際の位置決めを、上側の半導体チップに形成した孔を通して、下側の半導体チップの電極パッドを観察しながら行うようにしたので、位置決め精度が向上するとともに、電極パッドの位置ずれや接触不良が減少して製品歩留りも向上する。また、接続後の良否判定も、大幅に簡略化できる。
【図面の簡単な説明】
【図１】本発明のチップオンチップ接続用半導体チップの平面図及び実装状態を示す断面図
【図２】従来のチップオンチップ接続用半導体チップの実装状態を示す平面図及び断面図
【図３】従来のチップオンチップ接続用半導体チップを表面側から見た平面図
【符号の説明】
１ 第１半導体チップ
２ 第２半導体チップ
３ 第３半導体チップ
４ 活性領域
５ 電極パッド
５ａ 信号用パッド
５ｂ ダミー用パッド
６、７ 活性領域
８、９ 電極パッド
８ａ、９ａ 信号用パッド
８ｂ、９ｂ ダミー用パッド
８ｃ、９ｃ 孔
１０、１１ バンプ
１２、１３ 絶縁性樹脂
１４ 回路基板
１５ 電極パッド
１６ ワイヤ
２１ 回路基板
２２ 第１半導体チップ
２３ 第２半導体チップ
２４、２５ 活性領域
２６、２７、２８、２９ 電極パッド
３０ バンプ
３１ 絶縁性樹脂
３２ ワイヤ
４１ 第１半導体チップ
４２ 第２半導体チップ
４３ 第３半導体チップ
４４、４５、４６、４７ 電極パッド
【発明の属する技術分野】
本発明は、種々の半導体チップを積層して高集積度化を可能にするチップオンチップ接続用半導体チップ及びその接続方法に関し、特にサイズの異なる半導体チップを搭載する際に好適する電極パッド配置を有するとともに、接続時の位置決めを容易にするチップオンチップ接続用半導体チップ及びその接続方法に関する。
【０００２】
【従来の技術】
パーソナルコンピュータや携帯電話などの電子情報機器に分野では、機器の高速化、高性能化、小型化が急速に進み、ＬＳＩの高密度実装技術が不可欠になっている。これらの要求に応えるため、同一回路基板上に半導体チップを接続し、さらにその上に、機能の異なる半導体チップを搭載するチップオンチップ接続技術が取り入れられている。これにより、実装面積は小さくなり、チップ間の距離も短くなるので、高速化を図ることができるようになっている。
【０００３】
従来のチップオンチップ接続技術について、図面を用いて説明する。図２（ａ）、（ｂ）は従来のチップオンチップ接続用半導体チップの実装状態を示す平面図及び断面図である。図２（ａ）において、２１は回路基板、２２はロジック機能を有する第１半導体チップ、２３はメモリ機能を有する第２半導体チップである。第１及び第２半導体チップ２２、２３の表面には、集積回路の形成された活性領域２４、２５が形成され、この活性領域２４、２５に通じるように電極パッド２６、２７が形成されている。また、回路基板２１、第１半導体チップ２２の端部には、ボンディング用の電極パッド２８、２９が設けてある。
【０００４】
このチップオンチップの接続方法は、図２（ｂ）に示すように、活性領域２４の大きな第１半導体チップ２２を下側、活性領域２５の小さな第２半導体チップ２３を上側に配置し、互いの電極パッド２６、２７が向き合うように位置決めした後、予め第２半導体チップ２３の電極パッド２７上に形成した半田やＡｕ等のバンプ３０を介して相互にフリップチップ接続している。さらに、第１及び第２半導体チップ２２、２３を電気的に接続した後は、活性領域２４、２５の間に絶縁性樹脂３１を充填する。このようにして、第１及び第２半導体チップ２２、２３を、バンプ３０と絶縁性樹脂３１によって一体化する。さらに、第１半導体チップ２２の端部に形成した電極パッド２９を、回路基板２１の端部に形成した電極パッド２８に、Ａｕ線等のワイヤー３１によってワイヤボンディングし、電気的に接続する。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来技術には以下のような問題があった。上述したチップオンチップ用半導体チップ２２、２３に形成される電極パッド２６、２７は、両者の信号の授受と十分な接合強度を得るために、通常、上側に配置する第２半導体チップの外周部に設けている。
【０００６】
近年、更なる性能アップを図ったシステムＬＳＩの要求が強くなっている。そのため、１パッケージの中に複数個の半導体チップを収納したマルチチップ化の傾向にある。例えば、従来のチップオンチップ接続用半導体チップを表面側から見た平面図である図３に示すように、第１半導体チップ４１を下側に配置し、サイズの異なる第２及び第３半導体チップ４２、４３を上側に配置する場合、第２及び第３半導体チップ４２、４３の各々の電極パッド４４、４５はチップサイズに合わせて外周部に形成され、それに合わせて、下側に配置する半導体チップ４１の電極パッド４６、４７も同一形状に形成され、１対１に固定されていた。
【０００７】
このため、一旦、第１半導体チップ４１の上に電極パッド４６、４７を形成した後は、上側に配置する第２及び第３半導体チップ４２、４３を変更することは不可能であり、システム設計の自由度を大きく低下させていた。
【０００８】
また、次のような問題もあった。下側に配置する半導体チップ４１の電極パッド４６、４７に対して、上側に配置する第２及び第３半導体チップ４２、４３の電極パッド４４、４５を重ね合わせる際の位置決め方法は、両者の外形を基準にして電極パッドの位置を算出して行っていた。これは、チップオンチップ接続がフェイスダウン方式であるため、上方からは接続する電極パッドが見えなくなり、電極パッド自身で位置決めすることが不可能なためである。そのため、例えば、半導体チップをウェーハから切断するダイシング工程にて、分離される半導体チップの外形寸法にばらつきが生じた場合には、両者の電極パッドを位置決めする際に、ずれが生じて接触不良や導通不良が生じるという問題があった。また、接続後の良否判定も、電気的試験装置により導通試験を行う必要があり、検査のための多大な時間ロスも生じていた。
【０００９】
本発明は、以上のような問題点を解決するためになされたもので、同一の半導体チップに、複数の半導体チップをチップオンチップ接続する際に、接続する半導体チップのサイズが変わっても、新たに電極パッド配置を変更する必要がなく、かつ半導体チップの位置決めや位置決め後の良否判定が容易なチップオンチップ接続用半導体チップ及びその接続方法を提供するものである。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１記載のチップオンチップ接続用半導体チップは、複数の半導体チップの表面に形成された電極パッドを重ね合わせて接続するチップオンチップ接続用半導体チップにおいて、前記半導体チップの表面に形成される前記電極パッドが、十字状に配列されていることを特徴とする。この構成により、搭載する半導体チップのサイズによって、新たに電極パッドを設計変更する必要がないので、搭載する半導体チップの選択幅が広がりＬＳＩ設計の自由度が向上する。また、十分な接合強度も得ることができる。
【００１１】
また、請求項２記載の発明は、請求項１記載のチップオンチップ接続用半導体チップであって、前記半導体チップの前記電極パッドが、信号授受を行う信号用パッドと信号授受を行わないダミー用パッドからなることを特徴とする。この構成により、サイズの異なる半導体チップを搭載する際、信号用パッドを共通とし、信号授受を行わないダミー用パッドを利用して大きさを調整できるので、新たに電極パッドの配置を設計変更する必要がない。従って、ＬＳＩ設計の自由度が大きく向上するとともに、配線取出しに係る製造プロセスも簡略化できて製造コストが安くなる。
【００１２】
また、請求項３記載の発明は、請求項１記載のチップオンチップ接続用半導体チップであって、前記半導体チップにおいて、上側に配置される半導体チップの電極パッド最外部に位置決め用の複数の孔が形成されていることを特徴とする。この構成により、電極パッドの位置決めの際、新たに位置決め用マークを形成する必要がない。従って、製造プロセスを増やす必要がなく、製造コストが安くなる。
【００１３】
また、請求項４記載の発明は、複数の半導体チップを、各々の表面に形成された電極パッドを重ね合わせて接続するチップオンチップの接続方法であって、上側に配置される半導体チップの電極パッド最外部に形成した複数の孔を通して、下側に配置される半導体チップの電極パッドを観察しながら位置決めすることを特徴とする。この方法により、半導体チップの外形寸法ばらつきに関係なく位置決めを行うことができるので、従来の位置決め方法と比較して、位置決め精度が大きく向上するとともに、位置ずれによる導通不良がなくなり、製品歩留りも向上する。また、接続後の良否判定も容易に行うことができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１５】
図１（ａ）、（ｂ）は本発明のチップオンチップ接続用半導体チップの平面図及びその実装状態を示す断面図である。図１（ａ）において、１は下側に配置する第１半導体チップ、２及び３は上側に配置する第２及び第３半導体チップである。下側に配置する第１半導体チップ１の表面には、例えばデジタル信号プロセッサ等の論理回路が形成された活性領域４と、略中央部から伸びた十字状の電極パッド５を有する。さらに電極パッド５は、信号授受を行う信号用パッド５ａと信号授受を行わないダミー用パッド５ｂで構成される。信号用パッド５ａは活性領域４と電気的に接続されているが、ダミー用パッド５ｂは接続されていない。
【００１６】
また、上側に配置する第２及び第３半導体チップ２、３の表面には、例えばメモリ回路などが形成された活性領域６、７と、略中央部から伸びた十字状の電極パッド８、９を有する。さらに電極パッド８、９は、信号授受を行う信号用パッド８ａ、９ａと信号授受を行わないダミー用パッド８ｂ、９ｂで構成される。信号用パッド８ａ、９ａは各々活性領域６、７と電気的に接続されているが、ダミー用パッド８ｂ、９ｂは接続されていない。さらに、ダミー用パッド８ｂ、９ｂの最外部には、チップ全体を貫通する孔８ｃ、９ｃが、ダミー用パッド８ｂ、９ｂと同じ大きさで開けられている。上述した信号用パッド５ａ、８ａ、９ａは、大きさ、配置数が全て同一となるように形成されている。一方、ダミー用パッド８ｂ、９ｂは、半導体チップのサイズに合わせて配置数が変更される。
【００１７】
次に、図１（ｂ）を用いて、本発明の半導体チップのチップオンチップ接続方法を説明する。図１（ｂ）は、本発明のチップオンチップ接続用半導体チップの実装状態を示す断面図である。先ず、第１半導体チップ１を下側に、第２及び第３半導体チップ２、３を上側にし、各々の活性領域４、６、７が形成された表面が向き合うようにして配置する。次に第１半導体の電極パッド５と第２及び第３半導体チップの電極パッド８、９の位置が一致するように位置決めする。このときの位置決め方法は、第２及び第３半導体チップ２、３のダミー用パッド８ｂ、９ｂの最外部に設けた孔８ｃ、９ｃから、第１半導体チップ１のダミー用パッド５ｂを画像処理装置（図示せず）で読み取り、第１半導体チップ１と第２及び第３半導体チップ２、３の電極パッド５、８、９が一致するように位置決めする。次に、第２及び第３半導体チップ２、３の電極パッド８、９上に形成された、半田や金めっき等のバンプ１０、１１を介して、相互にフリップチップ接続する。接続後の良否判定は、第２及び第３半導体チップ２、３に設けた孔８ｃ、９ｃから、第１半導体チップ１の電極パッド５ｂの有無を確認するだけで良く、従来の電気的試験装置による導通検査と比較して、検査が大幅に簡略化できる。次に、それらの各半導体チップ１、２、３の活性領域４、６、７の間に絶縁性樹脂１２、１３を充填する。このようにして、第１半導体チップ１と第２及び第３半導体チップ２、３は、バンプ１０、１１と絶縁性樹脂１２、１３によって一体化される。さらに、第１半導体チップ１の電極パッド４が、回路基板１４の表面に形成された電極パッド１５とワイヤー１６によってボンディング接続する。これにより、各半導体チップ間で高速信号処理の可能な、小型の半導体パッケージが得られる。
【００１８】
上述した半導体チップの種類は、Ｓｉ、ＧａＡｓ、Ｇｅのいずれも適用可能である。また、実装構造は２層のみならず３層以上の多層でも良く、積層する半導体チップ数も、回路設計に応じて増やすことが可能である。
【００１９】
【発明の効果】
以上説明したように、本発明のチップオンチップ接続用半導体チップによれば、半導体チップの表面に形成される電極パッドの配置を十字状にするとともに、その電極パッドを信号用パッドとダミー用パッドとで構成した。さらに、信号用パッドを全て共通としたので、上側に搭載する半導体チップのサイズが種々変わっても、下側の半導体チップの電極パッドを設計変更する必要がなく、システム設計の自由度が向上する。
【００２０】
また、本発明のチップオンチップ接続用半導体チップの接続方法によれば、接続する際の位置決めを、上側の半導体チップに形成した孔を通して、下側の半導体チップの電極パッドを観察しながら行うようにしたので、位置決め精度が向上するとともに、電極パッドの位置ずれや接触不良が減少して製品歩留りも向上する。また、接続後の良否判定も、大幅に簡略化できる。
【図面の簡単な説明】
【図１】本発明のチップオンチップ接続用半導体チップの平面図及び実装状態を示す断面図
【図２】従来のチップオンチップ接続用半導体チップの実装状態を示す平面図及び断面図
【図３】従来のチップオンチップ接続用半導体チップを表面側から見た平面図
【符号の説明】
１ 第１半導体チップ
２ 第２半導体チップ
３ 第３半導体チップ
４ 活性領域
５ 電極パッド
５ａ 信号用パッド
５ｂ ダミー用パッド
６、７ 活性領域
８、９ 電極パッド
８ａ、９ａ 信号用パッド
８ｂ、９ｂ ダミー用パッド
８ｃ、９ｃ 孔
１０、１１ バンプ
１２、１３ 絶縁性樹脂
１４ 回路基板
１５ 電極パッド
１６ ワイヤ
２１ 回路基板
２２ 第１半導体チップ
２３ 第２半導体チップ
２４、２５ 活性領域
２６、２７、２８、２９ 電極パッド
３０ バンプ
３１ 絶縁性樹脂
３２ ワイヤ
４１ 第１半導体チップ
４２ 第２半導体チップ
４３ 第３半導体チップ
４４、４５、４６、４７ 電極パッド
Claims (4)
- 複数の半導体チップの表面に形成された電極パッドを重ね合わせて接続するチップオンチップ接続用半導体チップにおいて、前記半導体チップの表面に形成される前記電極パッドが、十字状に配列されていることを特徴とするチップオンチップ接続用半導体チップ。
- 前記半導体チップの前記電極パッドが、信号授受を行う信号用パッドと信号授受を行わないダミー用パッドからなることを特徴とする請求項１記載のチップオンチップ接続用半導体チップ。
- 前記半導体チップにおいて、上側に配置される半導体チップの電極パッド最外部に位置決め用の複数の孔が形成されていることを特徴とする請求項１記載のチップオンチップ接続用半導体チップ。
- 複数の半導体チップを、各々の表面に形成された電極パッドを重ね合わせて接続するチップオンチップの接続方法において、上側に配置される半導体チップの電極パッド最外部に形成した複数の孔を通して、下側に配置される半導体チップの電極パッドを観察しながら位置決めすることを特徴とするチップオンチップの接続方法。
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|---|---|---|---|
| JP2002219683A JP2004063753A (ja) | 2002-07-29 | 2002-07-29 | チップオンチップ接続用半導体チップ及びその接続方法 |
Applications Claiming Priority (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2009104536A1 (ja) * | 2008-02-19 | 2009-08-27 | 株式会社リキッド・デザイン・システムズ | 半導体チップ及び半導体装置 |
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2002
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