JPH0737384A

JPH0737384A - 半導体集積回路パワーアップ装置

Info

Publication number: JPH0737384A
Application number: JP3191581A
Authority: JP
Inventors: Y Tuai Xi; シー．ワイ．ツァイ; J Redwine D; ディー．ジェイ．レッドワイン
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1991-07-31
Filing date: 1991-07-31
Publication date: 1995-02-07

Abstract

(57)【要約】（修正有）【目的】直流的なスタンバイ電流を消費することなく、
電源のゆっくりしたランプ状立ち上がりから、高速の立
ち上がりまで検出する。【構成】ランプ状立ち上がりは、低い電圧においてトラ
ンジスタＭＮＨをオンさせ、トランジスタＭＰの助けに
よって、Ｎ２１が高レベルでＮ２２が低レベルの初期状
態になる。ゆっくりした立ち上がりの間は、トランジス
タＭＰＨがノードＮ２２を増大させるのよりも、トラン
ジスタＭＰがＮ２１を増大させる能力の方が大きい。Ｍ
ＮＨは低しきい値電圧を有し、従ってノードＮ２２の減
少過程を高速化する。コンデンサＣＧはトランジスタＭ
ＰＨがノードＮ２２を高速に充電することを防止する。
ノード２１が高い電圧レベルを持つ状態でスタートとす
ると、トランジスタＭＮＩのゲートへつながれた内部電
圧が上昇してＭＮＩをターンオンしたとき、ノードＮ２
１は減少し始め、ノードＮ２２とＰＵＤとの状態を逆転
させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路に関するもので
あり、更に詳細には半導体基板中に形成された、例えば
ダイナミックランダムアクセスメモリ等のメモリ装置の
ような集積回路装置に関するものである。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）型の超大規模集積回路（ＶＬＳＩ）半導体
装置の進歩はよく知られている。近年、半導体産業界で
は、（ラオ（Ｒａｏ）に与えられた米国特許第４，０５
５，４４４号に述べられたような）１６Ｋ型のＤＲＡＭ
から、（マッケルロイ（ＭｃＥｌｒｏｙ）に与えられた
米国特許第４，６５８，３７７号に述べられたような）
１ＭＢ型のＤＲＡＭまで着実に進展してきており、更に
４ＭＢ型のＤＲＡＭにまで到達してきた。単一のメモリ
チップ上に一千六百万個以上のメモリセルと付随回路が
集積された１６ＭＢＤＲＡＭは生産化が予定されている
次の世代のＤＲＡＭである。

【０００３】現在、１６ＭＢＤＲＡＭ型のＶＬＳＩ半
導体メモリ装置を設計するについて、設計担当者は数多
くの挑戦すべき課題に直面している。

【０００４】関心のある１つの問題は、例えば、電力消
費であり、別の１つは電源投入（パワーアップ）時の装
置の振る舞いの問題である。

【０００５】超ＬＳＩ（ＶＬＳＩ）においは、集積回路
が分かった状態から立ち上がることを保証するために、
通常内部論理をリセットするパワーアップパルスが必要
とされる。このパルスは外部電源がどのように速くまた
は遅くランプ状に立ち上がり、立ち下がろうとも、また
外部電源がどれほど頻繁にパワーアップおよびダウンさ
れようと、信頼性高く発生されなければならない。基板
をバイアスするようになったダイナミックランダムアク
セスメモリ（ＤＲＡＭ）の応用においては、異なる基板
電位の下でパワーアップパルスを発生させるために、検
出回路も必要である。

【０００６】電力消費を考慮して、内部電圧レギュレー
タを制御するのにしばしば論理回路も使用される。もし
制御論理回路が内部電圧から電力供給されているなら
ば、パワーアップパルスの間、制御信号と供給電圧との
間に分離出来ないループが存在する。適切な回路動作の
ために、内部電圧の確立を保証するめに、インターロッ
クが破られることを確実にすることが重要である。内部
に電圧制御を含むＶＬＳＩ回路でも、内部電圧レギュレ
ータが正しい初期状態からスタートするように、例え
ば、ＤＲＡＭ応用においては、内部電圧は予備充電に対
しても安定していなければならないし、活動的なサイク
ル動作に対しても準備ができていなければならないの
で、パワーアップ信号が必要である。そのような信号は
また、例えば、内部電圧のランプ状立ち上がりを加速
し、更にビットライン基準電位の確立を加速するために
も利用できる。電圧レギュレータはまた、内部レベルが
正しく確立されるまで、回路をディスエーブルさせる信
号を発生しなければならない。

【０００７】

【発明の概要】本発明の第１の面に従えば、同一チップ
上に外部電圧を受け取って内部電圧を発生するための電
圧発生器を有する半導体装置のためのパワーアップリセ
ットパルスを発生する集積回路は：外部電圧とアースと
の間にバイアスされて、それの入力を入力結合手段によ
って内部電圧へつながれたＣＭＯＳインバータ、外部電
圧でバイアスされ、前記ＣＭＯＳインバータの入力へつ
ながれ、それのゲートを前記ＣＭＯＳインバータの出力
へつながれたプルアップトランジスタ、を含んでいる。

【０００８】望ましくは、前記入力結合手段は、ゲート
を前記内部電圧へつながれたプルダウントランジスタで
ある。望ましくは、この回路は更に前記ＣＭＯＳインバ
ータの入力を外部電圧へつなぐ容量性手段を含んでい
る。この容量性手段は、それのゲートを前記ＣＭＯＳイ
ンバータの入力へつながれ、それのソースおよびドレイ
ンを前記外部電圧へつながれたＰチャネルトランジスタ
でよい。コノデンサが１つの端子をＣＭＯＳインバータ
の出力へつながれ、他の端子をアースへつながれてい
る。

【０００９】望ましくは、前記回路は更に、前記ＣＭＯ
Ｓインバータの入力を前記外部電圧へつなぐための逆バ
イアスリークダイオード結合手段を含んでいる。逆バイ
アスリークダイオード結合手段は、それのドレインをＣ
ＭＯＳインバータの入力へつながれ、それのゲート、ソ
ース、基板を外部電圧へつながれたＰチャネルトランジ
スタでよい。

【００１０】前記回路は更に、外部電圧でバイアスさ
れ、それの入力を前記ＣＭＯＳインバータの出力へつな
がれたバッファを含んでいる。

【００１１】本発明の別の面に従えば、電源投入時に、
同一チップ上の電圧発生器回路の電圧に応答してイネー
ブル信号を発生するための回路は：第１のノードへつな
がれた、予め定められた寸法の第１のＮチャネルトラン
ジスタであって、それのゲートを前記同一チップ上の電
圧発生器回路によって作られる電圧へつながれている第
１のＮチャネルトランジスタ、予め定められた寸法の第
１のＰチャネルトランジスタであって、それのソースを
前記外部電圧へつながれ、それのドレインを前記第１の
ノードへつながれ、それのゲートを第２のノードへつな
がれた、第１のＰチャネルトランジスタ、ＣＭＯＳイン
バータであって、それのＰチャネルトランジスタが外部
電圧によってバイアスされ、それのＮチャネルトランジ
スタが低しきい値電圧を持っていてアースへつながれ、
またＣＭＯＳインバータの入力が前記第１のノードへつ
ながれ、ＣＭＯＳインバータの出力が前記第２のノード
へつながれたＣＭＯＳインバータ、を含み、前記ＣＭＯ
Ｓインバータのトリップ点が、前記第１のＮチャネルト
ランジスタと前記第１のＰチャネルトランジスタとの相
対的な寸法によって決定される、ようになっている。

【００１２】望ましくは、この回路は前記第２のノード
をアースへつなぐために第２のノードへつながれたコン
デンサを含んでいる。

【００１３】この回路は、前記第１のノードを外部電圧
へつなぐために第１のノードへつながれたコンデンサを
含んでいることが有利である。このコンデンサは、それ
のソースを前記第１のノードへつながれ、それのドレイ
ン、ゲート、基板を前記外部電圧へつながれたＰチャネ
ルトランジスタで構成されてもよい。

【００１４】この回路は前記ＣＭＯＳインバータの出力
をバッファリングするために前記第２のノードへつなが
れたインバータを含むことが有利である。

【００１５】本発明の更に別の面に従えば、受信された
外部ＶＤＤ電圧に応答して内部電圧を発生するための同
一チップ上の電圧発生器を含むダイナミックランダムア
クセスメモリ装置のためのパワーアップリセット回路
は：ＶＤＤによって電力を与えられ、入力と出力とを有
するＣＭＯＳインバータ、前記内部電圧を前記インバー
タの入力へつなぐためのトランジスタ、前記インバータ
の出力によって制御され、ゆっくりとしたランプ状のパ
ワーアップの間、ＶＤＤをインバータの入力へつなぐよ
うになったトランジスタ、高速のランプ状のパワーアッ
プの間、ＶＤＤをＭＯＳインバータの入力へつなぐよう
になったコンデンサ、を含んでいる。

【００１６】望ましくは、この回路は、ゆっくりしたラ
ンプ状のパワーアップの間、ＶＤＤをＣＭＯＳインバー
タの入力へつなぐようになった逆リークダイオードを含
んでいる。この回路はＣＭＯＳインバータの出力をバッ
ファリングするためのインバータを含むことが有利であ
る。

【００１７】本発明の更に別の面に従えば、単一の半導
体基板上に集積されたメモリ装置は：メモリセルのアレ
イ、前記メモリセルに対して情報の読み書きを行うため
の回路、外部電圧を受信して、前記アレイおよび周辺回
路に対して読み書きのための電力となる内部電圧を発生
する電圧発生器、パワーアップを検出するための回路、
を含んでいる。

【００１８】本出願の一部分として、同一チップ電圧発
生器を利用することのできるダイナミックランダムアク
セスメモリ（ＤＲＡＭ）のような半導体装置のためのパ
ワーアップリセットパルスを発生する回路例が開示され
ている。この回路は外部電源がランプ状に立ち上がる時
に、正方向のパルスを発生する。このパルスは、装置内
の電圧レベルが外部電圧の予め定められた値に達すると
消失する。この回路は、外部電圧とアースとの間にバイ
アスされて、それの入力を内部で制御された電圧へつな
がれたＣＭＯＳインバータを含んでいる。プルダウント
ランジスタのゲートによって前記ＣＭＯＳインバータの
入力を内部で制御された電圧へつなぐことができる。外
部電圧でバイアスされ、それのゲートを前記ＣＭＯＳイ
ンバータの出力へつながれたプルアップトランジスタが
ＣＭＯＳインバータの入力へつながれている。この回路
の特性を改善するために、その他の要素をつけ加えても
良い。この回路の外部電源電圧に対するトリップ点はプ
ルダウントランジスタとプルアップトランジスタとの相
対的な寸法をかえることによって調節できる。

【００１９】本発明のその他の目的、利点、特徴は、当
業者にとって、例として取り上げた本発明の実施例につ
いての、図面を参照した以下の詳細な説明から明らかと
なるであろう。

【００２０】

【実施例】ここで、本発明の実施例の１例と本発明を含
むメモリチップについて説明する。

【００２１】図１は、１６ＭＢＤＲＡＭと呼ぶ１６メ
ガビットダイナミックランダムアクセスメモリチップを
示す。チップ寸法は約３２５×６６０mmである。このチ
ップは４個のメモリアレイ四半分区分に分割されてい
る。各メモリアレイ四半分区分は４メガビットを含んで
いる。１個の４ＭＢメモリアレイ四半分区分は１６個の
メモリブロックを含む。各メモリブロックは２５６キロ
ビットを含む。コラムデコーダが、それらに対応するメ
モリアレイ四半分区分に隣接するチップの垂直軸に沿っ
て配置されている。ローデコーダが、それらに対応する
メモリアレイ四半分区分に隣接するチップの水平軸に沿
って配置されている。入出力バッファやタイミングおよ
び制御回路のような装置を含む周辺回路がチップの水平
軸および垂直軸の両方に沿って中央部に位置している。
ボンディングパッドがチップの水平軸に沿って中央部に
位置している。

【００２２】図２はこの装置の実装／ピン出力を示す平
面図である。チップは中央でボンディングされており、
薄い樹脂製で小さい外形のＪ字形のパッケージ中にカプ
セル封じされている。他の特徴の中でも、このＤＲＡＭ
はＸ１またはＸ４装置のいずれかにボンディングによっ
てプログラム可能であるという特徴を有する。Ｘ１およ
びＸ４の動作モードの両方に対してのピン構成を示して
いる。

【００２３】図３は、封止樹脂を透明なものとしてカプ
セル封じしたチップの三次元的外観を示す図である。図
示されたピン構成はＸ４オプションに対応するものであ
る。このＴＳＯＪパッケージは中央ボンディング（ＬＯ
ＣＣＢ）型のリードオーバチップ（ｌｅａｄｏｖｅｒ
ｔｉｐ）である。基本的に、チップはリードフィンガ
の下側に位置している。ポリイミドのテープがチップを
リードフィンガへつないでいる。金線がリードフィンガ
からチップの中央ボンディングパッドへワイヤボンディ
ングされている。

【００２４】図４はパッケージ方式の組み上げ外観図で
あり、図５は実装された装置の断面図である。図６はボ
ンディングパッドの名称とシーケンスを示す図である。
Ｘ１およびＸ４オプションに対する両方のシーケンスを
示している。ＥＸＴＢＬＲはインハウス（ｉｎ−ｈｏ
ｕｓｅ）だけのためのパッドである。ボンディングパッ
ド４および２５に対して示されたようなブラケットはこ
れがボンディングパッドオプションであることを示して
いる。

【００２５】図１の１６ＭＢＤＲＡＭの一般的特性は
次のようなことである。この装置は典型的には５ボルト
の外部ＶＤＤを受け取っている。同一チップ上の内部電
圧レギュレータが、電力消費とチャネルホットキャリア
効果を減らすために、メモリアレイへ３．３ボルトで電
力を供給し、４．０ボルトで周辺回路へ電力を供給して
いる。基板は−２ボルトにバイアスされている。この構
成はボンディングによるプログラムが可能なＸ１／Ｘ４
である。Ｘ１またはＸ４のオプションは、製造段階で、
Ｘ１装置に対してはボンディングパッド２５（図６）と
ＶＳＳとの間にボンディングワイヤを配置することによ
って、またＸ４装置に対してはこのボンディングワイヤ
を省略することによって、選ぶことができる。１０個の
オプションに対する結果のピン出力が図２に示されてい
る。ボンディングワイヤをボンディングパッド２５とリ
ードフレームのＶＳＳバス３（図３）との間に設けるこ
とができる。

【００２６】エンハーンスト・ページ・モード（ｅｎｈ
ａｎｃｅｄｐａｇｅｍｏｄｅ）が好適なオプション
であり、それはビット毎書き込み（データマスク）動作
に対する金属マスクによってプログラム可能なオプショ
ンを備えている。

【００２７】リフレッシュ方式に関する好適オプション
は６４ｍｓで４０９６サイクルである。しかし、このＤ
ＲＡＭは、ボンディングによって２０４８サイクルリフ
レッシュをプログラム可能である。オプションの選択
は、Ｘ１またはＸ４オプション選択に用いられたのと類
似の方法で達成できる。関連するボンディングパッドは
４であり、２Ｋリフレッシュに対してＶＳＳへボンディ
ングされ、そうでなければ４Ｋリフレッシュオプション
が実行される。

【００２８】ＤＲＡＭは数多くのテスト用設計の特徴を
有している。テストモードエントリー１は、モードデー
タ比較を備えた１６Ｘ内部並列テストのためのアドレス
キイなしのＷＣＢＲを通してである。テストモードエン
トリー２は、その後にだけのアドレスキイと過電圧を備
えたＷＣＢＲである（Ａ１１に８ボルト）。テストモー
ドから抜け出すことは、任意のリフレッシュサイクル
（ＣＢＲまたはＲＡＳオンリー）によって発生する。テ
ストモードエントリー１は工業標準の１６Ｘ並列テスト
である。このテストは１ＭＢおよび４ＭＢのＤＲＡＭに
おいて用いられているのと類似のものであるが、８ビッ
トの代わりに１６ビットが同時比較される。有効なアド
レスキイはＡ０、Ａ１、Ａ２、Ａ６である。テストモー
ドエントリー２は数多くのテストを含んでいる。データ
比較を備えた３２Ｘ並列テストとデータ比較を備えた１
６Ｘ並列テストが含まれている。異なる並列テストに対
しては異なる１６進数アドレスがキイとなる。ストレー
ジセルストレステストおよびＶＤＤマージンテストが、
Ｐチャネル装置を経て外部ＶＤＤから内部ＶＡＲＹおよ
びＶＰＥＲＩ装置電源ラインへの接続を許容する。その
他のテストとして、冗長サイン（ｓｉｇｎａｔｕｒｅ）
テスト、ロー冗長ロールコール（ｒｏｌｌｃａｌｌ）
テスト、コラム冗長ロールコールテスト、ワードライン
リーク検出テスト、クリア同時発生テスト、ノーマルモ
ードへのリセットが含まれる。このＤＲＡＭはまた、そ
れがテストモードに留まっているかどうかを示すテスト
有効確認法を含んでいる。

【００２９】分かりやすいようにするため、図１には示
されていないが、ＤＲＡＭは欠陥消去のための冗長特徴
を備えている。それは２５６Ｋのメモリブロック当たり
に４個の冗長ローを有する。これら４個のローは同時に
使用されることができる。冗長ロー当たり３個のデコー
ダがあり、冗長ローデコーダ当たり１１個のローアドレ
スがある。ロー冗長のためにヒューズが使用されてお
り、平均して単一の修正（ｒｅｐａｉｒ）について１０
個のヒューズが溶断する。ロー冗長は、修正を効率よく
可能とするために２段階のプログラム可能な方式を使用
している。四半分区分当たり１２個の冗長コラムがあ
り、冗長コラム当たりに４個のデコーダがある。デコー
ダ当たりに８個のコラムアドレスと３個のローアドレス
がある。コラム修正に対する合計のヒューズ個数は、単
一の修正当たり平均約１０個のヒューズ溶断である。コ
ラム冗長もまたより効率的な修正を可能とするために、
２段階のプログラム可能な方式を採用している。

【００３０】図７はコンデンサセル配置の平面図であ
る。ビットラインはポリ３（TiSi2)ポリサイドである。
ビットライン基準は用いられていない。ビットラインは
雑音抑制のために３本を捻り合わせてある。電源ライン
電圧は約３．３ボルトである。ワードラインは区分化さ
れたポリ２である。それらは６４ビット毎に金属２によ
って縛られている。メモリセルは修正されたトレンチコ
ンデンサ型のもので、米国特許５，０１７，５０６号お
よび欧州特許出願第０４１０２８８号に開示されたよう
なプロセスを用いて形成できる。

【００３１】これと別の好適なメモリセルは米国特許第
４，９７８，６３４号に開示されたスタックトレンチ
（ｓｔａｃｋｅｄｔｒｅｎｃｈ）型のものである。

【００３２】図７において、各部の寸法は、ビットライ
ンピッチが１．６μｍで、ダブルワードラインピッチが
３．０μｍで、セル寸法は約４．８μｍであり、０．６
μｍ技術を用いて得られている。トレンチ開口部は約
１．１μｍであり、トレンチ深さは約６．０μｍであ
る。誘電体は約６５Åの厚さを持つ窒化物／酸化物であ
る。フィールドプレート分離が用いられている。トラン
ジスタは薄いゲートのものである。図８は修正されたト
レンチコンデンサセルの断面図であり、図９はトレンチ
コンデンサセルの側面図である。

【００３３】図１０の回路において、Ｐチャネルトラン
ジスタＭＰがノードＮ２１を外部ＶＤＤへつないでい
る。トランジスタＭＰのゲートはノードＮ２２へつなが
れている。ノードＮ２２はコンデンサＣＧの１つの端子
へつながれている。コンデンサＣＧの他の端子はＶＳＳ
へつながれている。ＰチャネルトランジスタＭＰＨとＮ
チャネルトランジスタＭＮＨが直列につながれて、それ
ぞれＶＤＤとＶＳＳＲＧとの間にバイアスされている。
それらのゲートはノードＮ２１へつながれている。それ
らの間の直列接続はノードＮ２２へつながれている。ノ
ードＮ２２はインバータＸＩＶ３の入力へつながれてい
る。インバータＸＩＶ３はＶＤＤによってバイアスされ
ている。ノードＸＩＶ３の出力はＲＩＤＨへつながれて
いる。

【００３４】図１０の回路ＶＲＣＴＬＳにおいて、信号
ＴＬＳＣＳＬＬとＶＢＢＯＬがＮＡＮＤゲートＸＮ
Ｄ１へつながれている。ＮＡＮＤゲートＸＮＤ１の出力
はＮＯＲゲートＸＮＯＲ１０の入力へつながれ、またイ
ンバータＸＩＶ２７を経てＮＯＲゲートＸＮＯＲ１１の
第１入力へつながれている。ＮＯＲゲートＸＮＯＲ１０
の出力はＮＯＲゲートＸＮＯＲ１１の入力へつながれ、
またＮＯＲゲートＸＮＯＲ１１ＮＯ出力はＮＯＲゲート
ＸＮＯＲ１０の第１入力へつながれている。ＮＯＲゲー
トＸＮＯＲ１０とＸＮＯＲ１１はＶＤＤによってバイア
スされている。ＮＯＲゲートＸＮＯＲ１０のＮＯＲゲー
トＸＮＯＲ１の第１入力へつながれている。ＮＯＲゲー
トＸＮＯＲ１の他の入力は信号ＲＩＤＨである。ＮＯＲ
ゲートＸＮＯＲ１の出力はインバータＸＩＶ２８を経て
スイッチＸＳ３のＢ端子へつながれている。ＮＯＲゲー
トＸＮＯＲ１とインバータＸＩＶ２８は両方共ＶＤＤに
よってバイアスされている。スイッチＸＳ３のＡ端子は
ＶＤＤへつながれている。スイッチＸＳ３のＣ端子はＶ
ＳＳＲＧへつながれている。スイッチＸＳ３の共通端子
はＶＲＣＴＬＳへつながれている。Ｐチャネルトランジ
スタＭＰＶＰＥＲＩがそれのゲートをＶＤＤへつなが
れ、そのトランジスタはノードＮ３と電圧ＶＳＳＲＧと
の間につながれている。基板はＶＤＤへつながれてい
る。スイッチＸ１がノードＮ３を電圧ＶＰＥＲＩへつな
いでいる。

【００３５】ＶＲＣＴＬＳ −スタンバイ用電圧レギュ
レータ制御論理回路 −図１０に模式図ＶＲＣＴＬＳは両スタンバイドライバの動作を制御する
信号である。スタンバイドライバは、ＤＦＴ、ストレー
ジセルストレス動作およびラッチアップ、すなわちＶＢ
Ｂが負になった時を除いて、常時活動的である。

【００３６】電源投入時には、コンデンサＣＧのノード
Ｎ２２は低レベルに留まり、一方コンデンサＭＰＣに付
随するノードＮ２１は外部電圧に追随する。こうして、
ＲＩＤＨは論理レベル’１’に設定され、それはＮ２１
が高レベルになりＮ２２が低レベルになり、ＣＧが充電
されてしまった後も外部電圧に追随する。ＲＩＤＨが外
部電圧に追随する時に、それは活動的なＶＲＣＴＬＳに
よってスタンバイドライバをイネーブルする。この論理
レベル’１’のＲＩＤＨ信号はまた電源投入時にラッチ
アップ信号として使用されるべき’ＶＢＢ零レベル検出
器’の出力をディスエーブルし、他方ＶＢＢレベルはま
だ零ボルトにある。

【００３７】しかし、外部電圧が約２ボルトに達する
と、ＰＵＤが論理レベル’１’になり、それによってＲ
ＩＤＨを論理レベル’０’へ戻す。これによって、ＶＲ
ＣＴＬＳの制御はＴＬＳＣＳＬＬとＶＢＢＯＬのス
テータスへ渡される。それらはＤＦＴ、ストレージセル
ストレステストとラッチアップのステータスである。通
常、ＴＬＳＣＳＬＬまたはＶＢＢＯＬのどちらかが
活動的でない限り、ＶＲＣＴＬＳは活動的な状態に留ま
る。更に、ＲＩＤＨが論理レベル’０’で、ＶＢＢ零レ
ベル検出器の出力はラッチアップの表示となることが許
容される。

【００３８】この回路は、プルダウンＮチャネルトラン
ジスタＭＮＩ、低しきい値電圧（Ｖｔ）Ｎチャネルプル
ダウントランジスタＭＮＨ、２つのＰチャネルプルアッ
プトランジスタＭＰおよびＭＰＨを含んでいる。更に、
正の電源への結合コンデンサＭＰＣ、アースへの結合コ
ンデンサＣＧも含まれている。逆にバイアスリークダイ
オードＭＰＤもまた含まれている。最後に、この回路の
バランスを乱すおそれのある外部からのローディングか
ら、この回路を保護するバッファとしてインバータＸＩ
Ｖ３が使用されている。この回路の入力は内部制御され
た電圧であり、それはトランジスタＭＮＩのゲートへつ
ながれている。

【００３９】最も最初のランプ状立ち上がりについて
は、ノードＮ２１とＮ２２はアース電位からスタートす
る。高速のランプ状立ち上がりの間、ＭＰＣからのコン
デンサ結合はＮ２１におけるノード電圧を増大させ、非
常に低い電圧においてトランジスタＭＮＨをターンオン
させ、その結果、Ｎ２２のノード電圧を減少させる。ト
ランジスタＭＰからの付加的な助けによって、ノードＮ
２１はより高速に増大し、その結果Ｎ２１が高レベルで
Ｎ２２が低レベルの安定な初期状態になる。しかし、ゆ
っくりしたランプ状立ち上がりの間は、それはトランジ
スタＭＰとＭＰＨの相対的な強さに依存する。ＭＰがＭ
ＰＨよりもずっと大きなものに選ばれているので、トラ
ンジスタＭＰＨがノードＮ２２の電圧を増大させるのよ
りも、トランジスタＭＰがＮ２１のノード電圧を増大さ
せる能力の方が大きい。ＭＮＨは比較的低しきい値電圧
を有するので、それはノードＮ２１が小さい電圧に上昇
したときにはいつでも、Ｎ２２のノード電圧を減少させ
ることを助けることができ、従ってノードＮ２２の減少
過程を高速化することになる。一方、コンデンサＣＧは
トランジスタＭＰＨがノードＮ２２をあまりに高速に充
電することを防止する。従って、正しい初期状態が保証
される。

【００４０】この回路が、ノードＮ２１がノードＮ２２
の有する電圧レベルよりも高い電圧レベルを持つ状態で
一旦スタートとすると、ＮチャネルトランジスタＭＮＩ
のゲートへつながれた内部電圧が上昇してＭＮＩをター
ンオンしたときはいつでも、ノードＮ２１は減少し始
め、ノードＮ２２とＰＵＤとの状態を逆転させる。従っ
て、ＭＰとＭＮＩの十分な内部寸法によって正のパワー
アップパルスがリセットされる。一旦ノードが逆転する
と、電源への直流的経路がないため、直流のスタンバイ
電流は流れない。この回路は外部電圧ランプがアースま
で減衰した後にだけリセットする。

【００４１】電源切断過程では、トランジスタＭＰＨが
導通し、モートからタンクへの（ｍｏａｔ−ｔｏ−ｔａ
ｎｋ）ダイオードを経てノードＮ２２を放電させる。ノ
ード２２が放電すると、トランジスタＭＰがターンオン
してノードＮ２１を充電し、またそれによってトランジ
スタＭＮＨがターンオンし、ノードＮ２２を更に減少さ
せる。

【００４２】この回路は、各種の基板電位のもとで、数
十ナノ秒から数十秒の間のランプ上昇率で動作すること
がシュミレーションで確かめられた。この回路のトリッ
プレベルは、外部電源電圧の約４０％である。

【００４３】以上の説明に関して更に以下の項を開示す
る。（１）外部電圧を受け取って内部電圧を発生するための
同一チップ上の電圧発生器を有する半導体装置のための
パワーアップパルスを発生する集積回路であって：前記
外部電圧とアースとの間にバイアスされて、それの入力
結合手段によって前記内部電圧へつながれたＣＭＯＳイ
ンバータ、前記外部電圧でバイアスされ、前記ＣＭＯＳ
インバータへつながれ、それのゲートを前記ＣＭＯＳイ
ンバータの出力へつながれたプルアップトランジスタ、
を含む集積回路。

【００４４】（２）第１項の回路であって、前記入力結
合手段が、ゲートを前記内部電圧へつながれたプルダウ
ントランジスタである集積回路。

【００４５】（３）第１項または第２項の回路であっ
て、更に前記ＣＭＯＳインバータの出力を前記外部電圧
へつなぐための容量性手段を含む集積回路。

【００４６】（４）第３項の回路であって、前記容量性
手段が、ゲートを前記ＣＭＯＳインバータの入力へつな
がれ、ソースおよびドレインを前記外部電圧へつながれ
たＰチャネルトランジスタである集積回路。

【００４７】（５）第３項の回路であって、更に、１つ
の端子を前記ＣＭＯＳインバータの出力へつながれ、他
の端子をアースへつながれたコンデンサを含む集積回
路。

【００４８】（６）第１項から第５項の任意の回路であ
って、更に前記ＣＭＯＳインバータの入力を前記外部電
圧へつなぐための逆バイアスリークダイオード結合手段
を含む集積回路。

【００４９】（７）第６項の回路であって、前記逆バイ
アスリークダイオード結合手段が、ドレインを前記ＣＭ
ＯＳインバータの入力へつながれ、ゲート、ソースおよ
び基板を前記外部電圧へつながれたＰチャネルトランジ
スタである集積回路。

【００５０】（８）第１項から第７項の任意の回路であ
って、更に前記外部電圧でバイアスされ、入力を前記Ｃ
ＭＯＳインバータの出力へつながれたバッファを含む集
積回路。

【００５１】（９）第１項の、パワーアップ時に、同一
チップ電圧発生器回路の電圧に応答してイネーブル信号
を発生するための回路であって：第１のノードへつなが
れた予め定められた寸法の第１のＮチャネルトランジス
タであって、それのゲートを前記同一チップ電圧発生器
回路によって発生される電圧へつながれた第１のＮチャ
ネルトランジスタ、ソースを前記外部電圧へつながれ、
ドレインを前記第１のノードへつながれ、ゲートを第２
のノードへつながれた、予め定められた寸法の第１のＰ
チャネルトランジスタ、ＣＭＯＳインバータであって、
それのＰチャネルトランジスタが前記外部電圧でバイア
スされ、それのＮチャネルトランジスタが低しきい値電
圧を有してアースへつながれており、前記ＣＭＯＳイン
バータの入力が前記第１のノードへつながれており、ま
た出力が前記第２のノードへつながれているＣＭＯＳイ
ンバータ、を含み、前記ＣＭＯＳインバータのトリップ
点が、前記第１のＮチャネルトランジスタと前記第１の
Ｐチャネルトランジスタの相対的な寸法によって決定さ
れるようになった、集積回路。

【００５２】（１０）第９項の回路であって、更に：前
記第２のノードへつながれて、前記第２のノードをアー
スへつなぐコンデンサ、を含む集積回路。

【００５３】（１１）第９項または第１０項の回路であ
って、更に：前記第１のノードへつながれて、前記第１
のノードを外部電圧へつなぐコンデンサ、を含む集積回
路。

【００５４】（１２）第１１項の回路であって、前記コ
ンデンサが、ソースを前記第１のノードへつながれ、ド
レインを有し、基板を前記外部電圧へつながれたチャネ
ルトランジスタで構成されている集積回路。

【００５５】（１３）第９項から第１２項の内の任意の
回路であって、更に：前記第２のノードへつながれて、
前記ＣＭＯＳインバータの出力をバッファリングするイ
ンバータ、を含む集積回路。

【００５６】（１４）外部ＶＤＤ電圧を受け取ることに
応答して内部電圧を発生する同一チップ上の電圧発生器
を有するダイナミックランダムアクセスメモリ装置に対
してパワーアップリセット信号を供給するための、第１
項の回路であって：入力と出力を有し、ＶＤＤによって
電力を供給されるＣＭＯＳインバータ、前記内部電圧を
前記インバータの入力へつなぐトランジスタ、前記イン
バータの出力によって制御されて、ゆっくりしたランプ
状のパワーアップ時に、ＶＤＤを前記インバータの入力
へつなぐように動作するトランジスタ、高速のランプ状
のパワーアップ時に、ＶＤＤを前記ＣＭＯＳインバータ
の入力へつなぐコンデンサ、を含む集積回路。

【００５７】（１５）第１４項の回路であって、更に：
ゆっくりしたランプ状のパワーアップ時に、ＶＤＤを前
記ＣＭＯＳインバータの入力へつなぐ逆バイアスリーク
ダイオード、を含む集積回路。

【００５８】（１６）第１４項または第１５項の回路で
あって、更に：前記ＣＭＯＳインバータの出力をバッフ
ァリングするインバータ、を含む集積回路。

【００５９】（１７）単一の半導体基板上に集積された
メモリ装置であって：メモリセルのアレイ、前記メモリ
セルへ情報を書き込み、またメモリセルから情報を読み
出すための回路、外部電圧を受け取り、内部電圧を発生
して、前記書き込みおよび読み出しのための回路と前記
アレイへ電力を供給する電圧発生器、第１項から第１６
項の任意の項において示された、パワーアップを検出す
るための回路、を含む集積回路。

【００６０】（１８）超大規模集積回路のための内部制
御された電圧源回路中の電源立ち上げ状態を検出するた
めの回路が開示されている。本回路は、外部電源がラン
プ状に上昇する時に正方向のパルスを発生し、また内部
電圧レベルが外部電源電圧のプリセット値に達するとそ
のパルスが消失するようになっている。本回路は直流的
なスタンバイ電流を消費することなく、非常にゆっくり
したランプ状立ち上がりから、非常に高速のランプ状立
ち上がりまで検出することができる。

【図面の簡単な説明】

【図１】本発明の実施例を採用した１６ＭＢダイナミッ
クランダムアクセスメモリチップを示す、ブロックシス
テムレベル図。

【図２】実装されたメモリチップのピン構成を示す平面
図。

【図３】実装されたメモリチップの三次元的構造であっ
て、封止材料を透明なものとして示した外観図。

【図４】図３の組み上げ外観図。

【図５】図３の断面図。

【図６】メモリチップのボンディングパッド構成を示す
平面図。

【図７】メモリアレイの部分を示す平面図。

【図８】メモリアレイに一部分の断面図。

【図９】図８の断面の側面図。

【図１０】本発明によるＶＲＣＴＬＳの回路図。

【符号の説明】

ＮノードＭＰトランジスタＣＧコンデンサＸスイッチＸＮＤＮＡＮＤゲートＸＮＯＲＮＯＲゲートＸＩＶインバータ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/108 7210−4ＭＨ０１Ｌ 27/10 ３２５Ｑ

Claims

【特許請求の範囲】

【請求項１】外部電圧を受け取って内部電圧を発生す
るための同一チップ上の電圧発生器を有する半導体装置
のためのパワーアップパルスを発生する集積回路であっ
て：前記外部電圧とアースとの間にバイアスされて、そ
れの入力を入力結合手段によって前記内部電圧へつなが
れたＣＭＯＳインバータ、前記外部電圧でバイアスされ、前記ＣＭＯＳインバータ
へつながれ、それのゲートを前記ＣＭＯＳインバータの
出力へつながれたプルアップトランジスタ、を含む集積
回路。