JP3310011B2 - 半導体メモリおよびこれを使用した半導体メモリボード - Google Patents
半導体メモリおよびこれを使用した半導体メモリボードInfo
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Description
【０００１】
【産業上の利用分野】この発明は半導体メモリに関し、
特にコンピュータなどの情報機器においてフロッピーデ
ィスクやハードディスクの代替えとしてのファイル装置
として利用可能な半導体メモリに関する。
特にコンピュータなどの情報機器においてフロッピーデ
ィスクやハードディスクの代替えとしてのファイル装置
として利用可能な半導体メモリに関する。
【０００２】
【従来の技術】従来、半導体メモリは主にコンピュータ
などの主メモリとして利用されることを前提に作られて
おり、ＣＰＵから直接参照できるように構成されてい
た。つまり、ＣＰＵから発生するアドレス信号を半導体
メモリのアドレス信号に接続し、直接アドレシングする
方式である。このような従来の半導体メモリの典型的な
入出力ピンの構成の例を図１２に示す。
などの主メモリとして利用されることを前提に作られて
おり、ＣＰＵから直接参照できるように構成されてい
た。つまり、ＣＰＵから発生するアドレス信号を半導体
メモリのアドレス信号に接続し、直接アドレシングする
方式である。このような従来の半導体メモリの典型的な
入出力ピンの構成の例を図１２に示す。
【０００３】図１２の半導体メモリは４Ｍビット（５１
２Ｋ×８ビット）の記憶容量を有するものであり、図示
のように３２ピンを持つパッケージによって構成されて
いる。これら３２ピンの内の１６ピンはアドレス信号Ａ
０〜Ａ１８を受けとるために設けられたアドレス専用入
力端子である。このように、従来の半導体メモリはその
記憶容量に相当する数のアドレス専用入力端子を必要と
する。
２Ｋ×８ビット）の記憶容量を有するものであり、図示
のように３２ピンを持つパッケージによって構成されて
いる。これら３２ピンの内の１６ピンはアドレス信号Ａ
０〜Ａ１８を受けとるために設けられたアドレス専用入
力端子である。このように、従来の半導体メモリはその
記憶容量に相当する数のアドレス専用入力端子を必要と
する。
【０００４】このため、半導体メモリが将来８，１６，
６４Ｍビットと大容量化すると、それに伴ってアドレス
専用入力端子の数も増大されるので、半導体メモリを格
納するパッケージが大きくなり、これを実装するプリン
ト基板の実装スペースも増大する問題が生じる。
６４Ｍビットと大容量化すると、それに伴ってアドレス
専用入力端子の数も増大されるので、半導体メモリを格
納するパッケージが大きくなり、これを実装するプリン
ト基板の実装スペースも増大する問題が生じる。
【０００５】したがって、このようにＣＰＵによって直
接アドレッシングされることを前提とした従来の半導体
メモリの構成は、ＣＰＵがプログラムを実行する場合や
ＣＰＵがメモリの中のデータを直接参照する場合には適
しているものの、フロッピーディスクやハードディスク
などの大記憶容量を必要とするファイル装置として使用
する場合には実装スペースの点において問題がある。
接アドレッシングされることを前提とした従来の半導体
メモリの構成は、ＣＰＵがプログラムを実行する場合や
ＣＰＵがメモリの中のデータを直接参照する場合には適
しているものの、フロッピーディスクやハードディスク
などの大記憶容量を必要とするファイル装置として使用
する場合には実装スペースの点において問題がある。
【０００６】また、ＣＰＵから直接アドレシングする方
式は高速にアクセスできる長所があるが、ＣＰＵのメモ
リアドレス空間を占有するため、主メモリのアドレス空
間を圧迫するという問題も生じる。このため、半導体メ
モリをフロッピーディスクやハードディスクのようなフ
ァイルとして使う際はＩ／Ｏアクセス方式で実現する方
法が好ましい。このＩ／Ｏアクセス方式はＣＰＵのＩ／
Ｏ空間の中に半導体メモリのアドレスを格納するアドレ
スカウンタを置き、これにアクセスすべき半導体メモリ
のアドレスを書き込み、リードまたはライト動作を行う
ものである。
式は高速にアクセスできる長所があるが、ＣＰＵのメモ
リアドレス空間を占有するため、主メモリのアドレス空
間を圧迫するという問題も生じる。このため、半導体メ
モリをフロッピーディスクやハードディスクのようなフ
ァイルとして使う際はＩ／Ｏアクセス方式で実現する方
法が好ましい。このＩ／Ｏアクセス方式はＣＰＵのＩ／
Ｏ空間の中に半導体メモリのアドレスを格納するアドレ
スカウンタを置き、これにアクセスすべき半導体メモリ
のアドレスを書き込み、リードまたはライト動作を行う
ものである。
【０００７】ところが、図１２のような半導体メモリを
Ｉ／Ｏアクセス方式でアクセスするためには、アドレス
カウンタなどの制御回路を半導体メモリの外部で実現す
る必要がある。また、複数個の半導体メモリを搭載した
メモリボード等によってファイル装置を構成した場合、
各メモリの記憶容量、搭載されたメモリ個数等をを意識
して制御回路を作る必要があり制御回路の構成が複雑化
される。
Ｉ／Ｏアクセス方式でアクセスするためには、アドレス
カウンタなどの制御回路を半導体メモリの外部で実現す
る必要がある。また、複数個の半導体メモリを搭載した
メモリボード等によってファイル装置を構成した場合、
各メモリの記憶容量、搭載されたメモリ個数等をを意識
して制御回路を作る必要があり制御回路の構成が複雑化
される。
【０００８】
【発明が解決しようとする課題】従来の半導体メモリに
おいては、ＣＰＵによって直接アドレッシングされるこ
とを前提とした構成であったので、フロッピーディスク
やハードディスクなどの大記憶容量を必要とするファイ
ル装置として使用する場合には、ピン数の増加によって
実装スペースが増大されたり、半導体メモリの容量、個
数を意識してファイル装置を制御する必要がありその制
御のための外部回路の構成が複雑化される欠点がある。
おいては、ＣＰＵによって直接アドレッシングされるこ
とを前提とした構成であったので、フロッピーディスク
やハードディスクなどの大記憶容量を必要とするファイ
ル装置として使用する場合には、ピン数の増加によって
実装スペースが増大されたり、半導体メモリの容量、個
数を意識してファイル装置を制御する必要がありその制
御のための外部回路の構成が複雑化される欠点がある。
【０００９】この発明はこのような点に鑑みてなされた
もので、ピン数の削減および外部制御回路の簡単化を実
現できるようにし、フロッピーディスクやハードディス
クのような大容量のファイル装置として使う際に好適な
半導体メモリおよびその半導体メモリを使用したメモリ
ボードを提供することを目的とする。
もので、ピン数の削減および外部制御回路の簡単化を実
現できるようにし、フロッピーディスクやハードディス
クのような大容量のファイル装置として使う際に好適な
半導体メモリおよびその半導体メモリを使用したメモリ
ボードを提供することを目的とする。
【００１０】
【課題を解決するための手段および作用】この発明によ
る半導体メモリ装置は、回路基板と、前記回路基板に実
装され、各々が有する複数のデータ入出力端子が共通接
続された複数の半導体メモリチップとを含む半導体メモ
リ装置であって、前記各半導体メモリチップは、メモリ
セルアレイと、メモリセルアレイの記憶容量に対応した
下位ビット部とその上位ビット部とを含むアドレスデー
タが設定され、その設定されたアドレスデータの値を順
次増分して出力するアドレスカウンタと、前記データ入
出力端子を介して入力されたコマンドを解釈し、当該コ
マンドがアドレス設定コマンドである場合には前記デー
タ入出力端子を介して入力されるアドレスデータを前記
アドレスカウンタに設定する処理を実行し、当該コマン
ドがメモリアクセスに関するコマンドである場合には前
記アドレスカウンタから順次出力されるアドレスデータ
の内で前記メモリセルアレイの記憶容量に対応した下位
ビット部の値に応じて、前記メモリセルアレイに対する
シリアルアクセス動作を実行する制御回路と、前記回路
基板上の電源またはグランドの固定電位供給端子に接続
されるチップ選択用入力端子と、前記チップ選択用入力
端子の電位状態に応じて設定されるチップアドレスと、
前記アドレスカウンタによってカウントアップされたア
ドレスデータ内の上位ビット部の値とを比較し、その一
致／不一致に応じて前記制御回路による前記アクセス動
作の実行を許可／禁止するアクセス制御回路とを、１チ
ップ上に具備したことを特徴とする。
る半導体メモリ装置は、回路基板と、前記回路基板に実
装され、各々が有する複数のデータ入出力端子が共通接
続された複数の半導体メモリチップとを含む半導体メモ
リ装置であって、前記各半導体メモリチップは、メモリ
セルアレイと、メモリセルアレイの記憶容量に対応した
下位ビット部とその上位ビット部とを含むアドレスデー
タが設定され、その設定されたアドレスデータの値を順
次増分して出力するアドレスカウンタと、前記データ入
出力端子を介して入力されたコマンドを解釈し、当該コ
マンドがアドレス設定コマンドである場合には前記デー
タ入出力端子を介して入力されるアドレスデータを前記
アドレスカウンタに設定する処理を実行し、当該コマン
ドがメモリアクセスに関するコマンドである場合には前
記アドレスカウンタから順次出力されるアドレスデータ
の内で前記メモリセルアレイの記憶容量に対応した下位
ビット部の値に応じて、前記メモリセルアレイに対する
シリアルアクセス動作を実行する制御回路と、前記回路
基板上の電源またはグランドの固定電位供給端子に接続
されるチップ選択用入力端子と、前記チップ選択用入力
端子の電位状態に応じて設定されるチップアドレスと、
前記アドレスカウンタによってカウントアップされたア
ドレスデータ内の上位ビット部の値とを比較し、その一
致／不一致に応じて前記制御回路による前記アクセス動
作の実行を許可／禁止するアクセス制御回路とを、１チ
ップ上に具備したことを特徴とする。
【００１１】この半導体メモリにおいては、データ入出
力端子を介して供給されるコマンドによって、メモリセ
ルアレイのアクセス位置を示すアドレス値が指定される
ので、アドレス専用の入力端子を設ける必要がなくな
り、半導体メモリが大容量化しても端子数を増加させる
必要がない。また、アドレスカウンタによってアドレス
値が自動的に増分されるため、連続したアドレスをアク
セスする場合はアドレスを再設定することなく、効率の
良いシリアルアクセスを実現できる。さらに、チップ選
択用入力端子の電位設定状態によって半導体メモリにチ
ップアドレスが割り当てられ、そのチップアドレスの値
とアドレスカウンタの出力値の上位ビットが一致した場
合のみアクセスが許可される様に構成されているので、
チップを選択するための制御回路を外部に持つ必要がな
くなり、その制御動作を簡単化することができる。
力端子を介して供給されるコマンドによって、メモリセ
ルアレイのアクセス位置を示すアドレス値が指定される
ので、アドレス専用の入力端子を設ける必要がなくな
り、半導体メモリが大容量化しても端子数を増加させる
必要がない。また、アドレスカウンタによってアドレス
値が自動的に増分されるため、連続したアドレスをアク
セスする場合はアドレスを再設定することなく、効率の
良いシリアルアクセスを実現できる。さらに、チップ選
択用入力端子の電位設定状態によって半導体メモリにチ
ップアドレスが割り当てられ、そのチップアドレスの値
とアドレスカウンタの出力値の上位ビットが一致した場
合のみアクセスが許可される様に構成されているので、
チップを選択するための制御回路を外部に持つ必要がな
くなり、その制御動作を簡単化することができる。
【００１２】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。
明する。
【００１３】図１にはこの発明の一実施例に係わる半導
体メモリの回路構成が示されている。この半導体メモリ
チップ１０は、バイト単位にリード／ライト可能なスタ
ティックＲＡＭ（ＳＲＡＭ）、マスクＲＯＭ、電気的に
バイト単位で消去／プログラム可能なＥＥＰＲＯＭ、あ
るいは、電気的にチップ単位またはブロック単位に消去
／プログラム可能なフラッシュＥＥＰＲＯＭとして実現
されるものであり、ピン数の削減および外部制御回路の
簡単化のために、次のような構成を有している。
体メモリの回路構成が示されている。この半導体メモリ
チップ１０は、バイト単位にリード／ライト可能なスタ
ティックＲＡＭ（ＳＲＡＭ）、マスクＲＯＭ、電気的に
バイト単位で消去／プログラム可能なＥＥＰＲＯＭ、あ
るいは、電気的にチップ単位またはブロック単位に消去
／プログラム可能なフラッシュＥＥＰＲＯＭとして実現
されるものであり、ピン数の削減および外部制御回路の
簡単化のために、次のような構成を有している。
【００１４】図１において、１０１はチップイネーブル
信号（ＣＥ￣）であり、この信号がアクティブ（ロー）
の時にメモリチップ１０へのアクセスが可能となる。１
０２はアウトプットイネーブル信号（ＯＥ￣）であり、
この信号がアクティブ（ロー）の時にメモリチップ１０
からのデータが出力が許可され、リード信号として使用
される。１０３はライトイネーブル信号（ＷＥ￣）であ
り、この信号がアクティブ（ロー）の時にメモリチップ
１０へデータが転送され、ライト信号として使用され
る。１０４は書き込み禁止信号（ＷＰ）であり、この信
号がアクティブ（ハイ）の時にメモリチップ１０への書
き込みが禁止される。１０５はメモリチップ１０から出
力されるレディ／ビジー信号（ＲＤＹ／ＢＳＹ￣）であ
り、この信号がハイの時はメモリチップ１０が動作可能
な状態にあることを示し、ローの時はメモリチップ１０
が動作中で、その期間はデータ転送などの他の動作がで
きないことを示す。１０６はクリア信号（ＣＬＲ￣）で
あり、この信号がアクティブ（ロー）になるとメモリチ
ップ１０が初期化される。
信号（ＣＥ￣）であり、この信号がアクティブ（ロー）
の時にメモリチップ１０へのアクセスが可能となる。１
０２はアウトプットイネーブル信号（ＯＥ￣）であり、
この信号がアクティブ（ロー）の時にメモリチップ１０
からのデータが出力が許可され、リード信号として使用
される。１０３はライトイネーブル信号（ＷＥ￣）であ
り、この信号がアクティブ（ロー）の時にメモリチップ
１０へデータが転送され、ライト信号として使用され
る。１０４は書き込み禁止信号（ＷＰ）であり、この信
号がアクティブ（ハイ）の時にメモリチップ１０への書
き込みが禁止される。１０５はメモリチップ１０から出
力されるレディ／ビジー信号（ＲＤＹ／ＢＳＹ￣）であ
り、この信号がハイの時はメモリチップ１０が動作可能
な状態にあることを示し、ローの時はメモリチップ１０
が動作中で、その期間はデータ転送などの他の動作がで
きないことを示す。１０６はクリア信号（ＣＬＲ￣）で
あり、この信号がアクティブ（ロー）になるとメモリチ
ップ１０が初期化される。
【００１５】１０７は入出力データバスであり、コマン
ド、データ、ステータスなどを転送する。この入出力デ
ータバス（Ｉ／Ｏ）１０７は８ビット幅を有し、半導体
チップ１０の８個のデータ入出力端子に接続されてい
る。１０８は半導体チップ１０にチップアドレスを割り
当てるためのチップセレクト信号（ＣＳ０−７）であ
り、ここでは８ビットで０〜２５５の値を持つことがで
きる。複数のメモリチップを回路基板上に搭載する場
合、この値が何番目のメモリチップであるかを示す。こ
のチップセレクト信号（ＣＳ０−７）１０７としては、
半導体メモリチップ１０が搭載される回路基板上の電源
端子やグランド端子の電位が使用される。
ド、データ、ステータスなどを転送する。この入出力デ
ータバス（Ｉ／Ｏ）１０７は８ビット幅を有し、半導体
チップ１０の８個のデータ入出力端子に接続されてい
る。１０８は半導体チップ１０にチップアドレスを割り
当てるためのチップセレクト信号（ＣＳ０−７）であ
り、ここでは８ビットで０〜２５５の値を持つことがで
きる。複数のメモリチップを回路基板上に搭載する場
合、この値が何番目のメモリチップであるかを示す。こ
のチップセレクト信号（ＣＳ０−７）１０７としては、
半導体メモリチップ１０が搭載される回路基板上の電源
端子やグランド端子の電位が使用される。
【００１６】１０９はコマンドレジスタであり、データ
バス１０７を介して外部から送られてくるコマンドが格
納される。１１０はデータカウンタであり、データ転送
するためのデータ長が格納される。１１１はデータバッ
ファであり、入出力データバッファである。１１２はメ
モリチップ１０内部のデータバス（ＭＤ）であり、デー
タバス１０７と同じ８ビット幅を有している。１１３は
アドレスカウンタであり、最大３２ビットのアドレス空
間の中でこのメモリチップ１０でサポート可能なアドレ
スを発生する。ここでは、アドレスカウンタ１１３から
発生されるアドレスは０〜２６ビットである。この２７
ビットのアドレスの内、メモリチップ１０の実際のメモ
リ容量に対応する下位ビットの値はメモリセルアレイの
アクセスのために使用され、その上位ビットはチップア
ドレスとの比較のために使用される。ここでは、メモリ
容量が５１２Ｋ×８ビットの場合を想定しているので、
２７ビットのアドレスの内の下位１９ビット（ＭＡ０−
１８）がメモリセルアレイのアクセスに使用され、上位
８ビット（ＭＡ１９−２６）がチップセレクト信号（Ｃ
Ｓ０−７）１０８で指定されるチップアドレスとの比較
のために使用される。
バス１０７を介して外部から送られてくるコマンドが格
納される。１１０はデータカウンタであり、データ転送
するためのデータ長が格納される。１１１はデータバッ
ファであり、入出力データバッファである。１１２はメ
モリチップ１０内部のデータバス（ＭＤ）であり、デー
タバス１０７と同じ８ビット幅を有している。１１３は
アドレスカウンタであり、最大３２ビットのアドレス空
間の中でこのメモリチップ１０でサポート可能なアドレ
スを発生する。ここでは、アドレスカウンタ１１３から
発生されるアドレスは０〜２６ビットである。この２７
ビットのアドレスの内、メモリチップ１０の実際のメモ
リ容量に対応する下位ビットの値はメモリセルアレイの
アクセスのために使用され、その上位ビットはチップア
ドレスとの比較のために使用される。ここでは、メモリ
容量が５１２Ｋ×８ビットの場合を想定しているので、
２７ビットのアドレスの内の下位１９ビット（ＭＡ０−
１８）がメモリセルアレイのアクセスに使用され、上位
８ビット（ＭＡ１９−２６）がチップセレクト信号（Ｃ
Ｓ０−７）１０８で指定されるチップアドレスとの比較
のために使用される。
【００１７】１１４は比較器であり、アドレスカウンタ
１１３から出力されるアドレス信号の上位ビット（ＭＡ
１９−２６）１２２と、チップセレクト信号（ＣＳ０−
７）１０８を比較する。１１５は比較器１１４からの出
力信号であり、アドレスカウンタ１１３から出力される
アドレス信号の上位ビット（ＭＡ１９−２６）１２２と
チップセレクト信号（ＣＳ０−７）１０８の値が一致し
ていることを示す。１１６はＡＮＤゲートであり、比較
器１１４からの一致信号とチップイネーブル信号（ＣＥ
￣）１０１を入力し、メモリセルアレイに対するアクセ
スを許可する内部イネーブル信号（ＥＮＡＢ）１２６を
生成する。
１１３から出力されるアドレス信号の上位ビット（ＭＡ
１９−２６）１２２と、チップセレクト信号（ＣＳ０−
７）１０８を比較する。１１５は比較器１１４からの出
力信号であり、アドレスカウンタ１１３から出力される
アドレス信号の上位ビット（ＭＡ１９−２６）１２２と
チップセレクト信号（ＣＳ０−７）１０８の値が一致し
ていることを示す。１１６はＡＮＤゲートであり、比較
器１１４からの一致信号とチップイネーブル信号（ＣＥ
￣）１０１を入力し、メモリセルアレイに対するアクセ
スを許可する内部イネーブル信号（ＥＮＡＢ）１２６を
生成する。
【００１８】１１７は制御回路であり、外部からのコマ
ンドを解釈し、メモリセルへのアクセスを制御する各種
制御信号の発生など種々の制御を行う。１１８はメモリ
制御信号であり、メモリへのリード／ライト信号などか
ら成る。１２０はアドレスカウンタ制御信号であり、ア
ドレスカウンタ１１３へのアドレスセット、アドレスカ
ウンタ１１３の更新動作などの制御を行う。１２１は前
述したチップ内部のメモリアドレス信号であり、下位ア
ドレスを示す。本例では４メガビット（５１２Ｋ×８ビ
ット）のメモリセルアレイをアクセスするために０〜１
８の１９本で構成される。１２２はチップ内部のメモリ
アドレス信号であり、上位アドレスを示し、チップを選
択するためにチップセレクト信号（ＣＳ０−７）１０８
と比較される。
ンドを解釈し、メモリセルへのアクセスを制御する各種
制御信号の発生など種々の制御を行う。１１８はメモリ
制御信号であり、メモリへのリード／ライト信号などか
ら成る。１２０はアドレスカウンタ制御信号であり、ア
ドレスカウンタ１１３へのアドレスセット、アドレスカ
ウンタ１１３の更新動作などの制御を行う。１２１は前
述したチップ内部のメモリアドレス信号であり、下位ア
ドレスを示す。本例では４メガビット（５１２Ｋ×８ビ
ット）のメモリセルアレイをアクセスするために０〜１
８の１９本で構成される。１２２はチップ内部のメモリ
アドレス信号であり、上位アドレスを示し、チップを選
択するためにチップセレクト信号（ＣＳ０−７）１０８
と比較される。
【００１９】１２３はメモリ回路であり、行および列の
マチリクス状に配置されたメモリセルアレイとこのメモ
リセルアレイをアクセスするためのアクセス回路とを含
む。アクセス回路はメモリアドレス信号１２１の値に応
じてメモリセルアレイを選択的にアクセスするためのも
のであり、行アドレスデコーダ、列アドレスデコーダ等
から構成されている。
マチリクス状に配置されたメモリセルアレイとこのメモ
リセルアレイをアクセスするためのアクセス回路とを含
む。アクセス回路はメモリアドレス信号１２１の値に応
じてメモリセルアレイを選択的にアクセスするためのも
のであり、行アドレスデコーダ、列アドレスデコーダ等
から構成されている。
【００２０】メモリセルアレイは情報を記憶するための
記憶素子群である。本例では記憶素子の種別は問わな
い。すなわち、バイト単位にリード／ライト可能なスタ
ティックＲＡＭ（ＳＲＡＭ）、マスクＲＯＭ、電気的に
バイト単位で消去、プログラム可能なＥＥＰＲＯＭ、電
気的にチップまたはチップの中のブロック単位に消去、
プログラム可能なフラッシュＥＥＰＲＯＭなど様々なタ
イプの記憶素子から構成できる。
記憶素子群である。本例では記憶素子の種別は問わな
い。すなわち、バイト単位にリード／ライト可能なスタ
ティックＲＡＭ（ＳＲＡＭ）、マスクＲＯＭ、電気的に
バイト単位で消去、プログラム可能なＥＥＰＲＯＭ、電
気的にチップまたはチップの中のブロック単位に消去、
プログラム可能なフラッシュＥＥＰＲＯＭなど様々なタ
イプの記憶素子から構成できる。
【００２１】図２には半導体メモリチップ１０の入出力
ピン（端子）の配置例が示されている。図示のように、
ここでは２８本のピンＰ１〜Ｐ２８が設けられている
が、アドレス入力専用ピンは設けられてない。これは、
データバス（Ｉ／Ｏ０−７）１０７に接続されるデータ
入出力のための８本のピンＰ１１〜Ｐ１３，Ｐ１５〜Ｐ
１９を利用してアドレス入力を行なうためである。
ピン（端子）の配置例が示されている。図示のように、
ここでは２８本のピンＰ１〜Ｐ２８が設けられている
が、アドレス入力専用ピンは設けられてない。これは、
データバス（Ｉ／Ｏ０−７）１０７に接続されるデータ
入出力のための８本のピンＰ１１〜Ｐ１３，Ｐ１５〜Ｐ
１９を利用してアドレス入力を行なうためである。
【００２２】また、Ｐ１，Ｐ２，Ｐ２４，Ｐ２５は未使
用のピン、Ｐ３〜Ｐ１０はチップ選択信号（ＣＳ０−
７）１０８の入力ピン、Ｐ１４はグランド（ＧＮＤ）ピ
ン、Ｐ２０はチップイネーブル信号（ＣＥ￣）１０１の
入力ピン、Ｐ２１は書き込み禁止信号（ＷＰ）１０４の
入力ピン、Ｐ２２はアウトプットイネーブル信号（ＯＥ
￣）１０２の入力ピン、Ｐ２３はレディ／ビジー信号
（ＲＤＹ／ＢＳＹ￣）１０５の出力ピン、Ｐ２６はクリ
ア信号（ＣＬＲ￣）１０６の入力ピン、Ｐ２７はライト
イネーブル信号（ＷＥ￣）１０３の入力ピンである。
用のピン、Ｐ３〜Ｐ１０はチップ選択信号（ＣＳ０−
７）１０８の入力ピン、Ｐ１４はグランド（ＧＮＤ）ピ
ン、Ｐ２０はチップイネーブル信号（ＣＥ￣）１０１の
入力ピン、Ｐ２１は書き込み禁止信号（ＷＰ）１０４の
入力ピン、Ｐ２２はアウトプットイネーブル信号（ＯＥ
￣）１０２の入力ピン、Ｐ２３はレディ／ビジー信号
（ＲＤＹ／ＢＳＹ￣）１０５の出力ピン、Ｐ２６はクリ
ア信号（ＣＬＲ￣）１０６の入力ピン、Ｐ２７はライト
イネーブル信号（ＷＥ￣）１０３の入力ピンである。
【００２３】このような回路構成およびピン配置をもつ
半導体メモリチップ１０においては、データ入出力のた
めのピンＰ１１〜Ｐ１３，Ｐ１５〜Ｐ１９を介して外部
から供給されるコマンドが制御回路１１７で解釈され、
アドレス設定コマンドの場合に於いては、そのコマンド
で指定されたアドレス値がアドレスカウンタ１１３にセ
ットされる。このため、アドレス専用の入力ピンを設け
る必要がなくなり、半導体メモリチップ１０が大容量化
してもピン数を増加させる必要がない。また、アドレス
カウンタ１１３によってアドレス値が自動的に増分され
るため、連続したアドレスをアクセスする場合はアドレ
スを再設定することなく、効率の良いシリアルアクセス
を実現できる。さらに、チップ選択信号１０８の電位設
定によって半導体メモリチップ１０にチップアドレスが
割り当てられ、そのチップアドレスの値とアドレスカウ
ンタ１１３の出力値の上位ビットが一致した場合のみア
クセスが許可される様に構成されているので、半導体メ
モリチップ１０を選択するための制御回路を外部に持つ
必要がなくなり、その制御動作を簡単化することができ
る。次に、図３を参照して、半導体メモリチップ１０に
対するチップアドレスの割り当ての原理を説明する。
半導体メモリチップ１０においては、データ入出力のた
めのピンＰ１１〜Ｐ１３，Ｐ１５〜Ｐ１９を介して外部
から供給されるコマンドが制御回路１１７で解釈され、
アドレス設定コマンドの場合に於いては、そのコマンド
で指定されたアドレス値がアドレスカウンタ１１３にセ
ットされる。このため、アドレス専用の入力ピンを設け
る必要がなくなり、半導体メモリチップ１０が大容量化
してもピン数を増加させる必要がない。また、アドレス
カウンタ１１３によってアドレス値が自動的に増分され
るため、連続したアドレスをアクセスする場合はアドレ
スを再設定することなく、効率の良いシリアルアクセス
を実現できる。さらに、チップ選択信号１０８の電位設
定によって半導体メモリチップ１０にチップアドレスが
割り当てられ、そのチップアドレスの値とアドレスカウ
ンタ１１３の出力値の上位ビットが一致した場合のみア
クセスが許可される様に構成されているので、半導体メ
モリチップ１０を選択するための制御回路を外部に持つ
必要がなくなり、その制御動作を簡単化することができ
る。次に、図３を参照して、半導体メモリチップ１０に
対するチップアドレスの割り当ての原理を説明する。
【００２４】ここでは、回路基板上に図１の構成の半導
体メモリチップ１０が２つ実装されており、これら第１
および第２の半導体メモリチップ１０Ａ，１０Ｂに連続
したチップアドレスを割り当てる場合を考える。この場
合、半導体メモリチップ１０Ａのチップ選択信号（ＣＳ
０−７）１０８の８ビットは“００００００００”、半
導体メモリチップ１０Ｂのチップ選択信号（ＣＳ０−
７）１０８の８ビットは“０００００００１”に設定さ
れる。チップ選択信号（ＣＳ０−７）１０８の設定は、
図２で説明したようにピンＰ３〜Ｐ１０を回路基板の電
源端子ＶＣＣ（Ｖ）またはグランドＧＮＤ（Ｇ）端子に
接続することによって行われる。論理“１”は回路基板
の電源端子ＶＣＣ（Ｖ）に接続することによって得ら
れ、“０”はグランド端子ＧＮＤ（Ｇ）に接続すること
によって得られる。
体メモリチップ１０が２つ実装されており、これら第１
および第２の半導体メモリチップ１０Ａ，１０Ｂに連続
したチップアドレスを割り当てる場合を考える。この場
合、半導体メモリチップ１０Ａのチップ選択信号（ＣＳ
０−７）１０８の８ビットは“００００００００”、半
導体メモリチップ１０Ｂのチップ選択信号（ＣＳ０−
７）１０８の８ビットは“０００００００１”に設定さ
れる。チップ選択信号（ＣＳ０−７）１０８の設定は、
図２で説明したようにピンＰ３〜Ｐ１０を回路基板の電
源端子ＶＣＣ（Ｖ）またはグランドＧＮＤ（Ｇ）端子に
接続することによって行われる。論理“１”は回路基板
の電源端子ＶＣＣ（Ｖ）に接続することによって得ら
れ、“０”はグランド端子ＧＮＤ（Ｇ）に接続すること
によって得られる。
【００２５】ピンＰ３〜Ｐ１０に対するこのような電位
設定によって半導体メモリチップ１０Ａ，１０Ｂそれぞ
れに“００００００００”および“０００００００１”
のチップ選択信号（ＣＳ０−７）１０８が供給された場
合、半導体メモリチップ１０Ａでは、アドレスカウンタ
１１３から出力される２７ビットのアドレス信号の内の
上位８ビット（ＭＡ１９−２６）１２２が“０００００
０００”の場合にのみメモリアクセスが許可され、ま
た、半導体メモリチップ１０Ｂでは、アドレスカウンタ
１１３から出力される２７ビットのアドレス信号の内の
上位８ビット（ＭＡ１９−２６）１２２が“０００００
００１”の場合にのみメモリアクセスが許可される。
設定によって半導体メモリチップ１０Ａ，１０Ｂそれぞ
れに“００００００００”および“０００００００１”
のチップ選択信号（ＣＳ０−７）１０８が供給された場
合、半導体メモリチップ１０Ａでは、アドレスカウンタ
１１３から出力される２７ビットのアドレス信号の内の
上位８ビット（ＭＡ１９−２６）１２２が“０００００
０００”の場合にのみメモリアクセスが許可され、ま
た、半導体メモリチップ１０Ｂでは、アドレスカウンタ
１１３から出力される２７ビットのアドレス信号の内の
上位８ビット（ＭＡ１９−２６）１２２が“０００００
００１”の場合にのみメモリアクセスが許可される。
【００２６】すなわち、２つの半導体メモリチップ１０
Ａ，１０Ｂ合計の１０２４ＫＢ（５１２ＫＢ＋５１２Ｋ
Ｂ）のアドレス空間の内で、最初の５１２ＫＢのアドレ
ス範囲は半導体メモリチップ１０Ａに割り当てられ、後
半の５１２ＫＢのアドレス範囲は半導体メモリチップ１
０Ｂに割り当てられる。次に、図４乃至図９を参照し
て、図１に示した半導体メモリチップ１０のアクセス動
作を説明する。
Ａ，１０Ｂ合計の１０２４ＫＢ（５１２ＫＢ＋５１２Ｋ
Ｂ）のアドレス空間の内で、最初の５１２ＫＢのアドレ
ス範囲は半導体メモリチップ１０Ａに割り当てられ、後
半の５１２ＫＢのアドレス範囲は半導体メモリチップ１
０Ｂに割り当てられる。次に、図４乃至図９を参照し
て、図１に示した半導体メモリチップ１０のアクセス動
作を説明する。
【００２７】まず、図４を参照して、半導体メモリチッ
プ１０に供給されるコマンドの一例について説明する。
半導体メモリチップ１０に供給されるコマンドは、図示
のように、リードコマンド、ライトコマンド、プログラ
ムコマンド、チップイレーズコマンド、ブロックイレー
ズコマンド、メモリアドレス設定コマンド、データ比較
コマンド、ステータスリードコマンド、およびリセット
コマンドからなる。
プ１０に供給されるコマンドの一例について説明する。
半導体メモリチップ１０に供給されるコマンドは、図示
のように、リードコマンド、ライトコマンド、プログラ
ムコマンド、チップイレーズコマンド、ブロックイレー
ズコマンド、メモリアドレス設定コマンド、データ比較
コマンド、ステータスリードコマンド、およびリセット
コマンドからなる。
【００２８】リードコマンドは半導体メモリチップ１０
をリードモードに動作制御するためのものであり、その
コマンドコードは“００Ｈ”（Ｈは１６進表示を示す）
である。ライトコマンドは半導体メモリチップ１０をラ
イトモードに動作制御するためのものであり、そのコマ
ンドコードは“１０Ｈ”（Ｈは１６進表示を示す）であ
る。このライトコマンドの場合、コマンドコード“１０
Ｈ”に続く、２バイトの入力データによって書込みデー
タのバイト数が指定される。そして、その後、実際の書
き込みデータがバイト単位で入力される。このライトモ
ードはメモリセルがスタティックＲＡＭ（ＳＲＡＭ）の
場合に使われる。
をリードモードに動作制御するためのものであり、その
コマンドコードは“００Ｈ”（Ｈは１６進表示を示す）
である。ライトコマンドは半導体メモリチップ１０をラ
イトモードに動作制御するためのものであり、そのコマ
ンドコードは“１０Ｈ”（Ｈは１６進表示を示す）であ
る。このライトコマンドの場合、コマンドコード“１０
Ｈ”に続く、２バイトの入力データによって書込みデー
タのバイト数が指定される。そして、その後、実際の書
き込みデータがバイト単位で入力される。このライトモ
ードはメモリセルがスタティックＲＡＭ（ＳＲＡＭ）の
場合に使われる。
【００２９】プログラムコマンドは半導体メモリチップ
１０をプログラムモードに動作制御するためのものであ
り、そのコマンドコードは“２０Ｈ”である。このプロ
グラムコマンドの場合、コマンドコード“２０Ｈ”に続
く２バイトの入力データによってプログラムデータのバ
イト数が指定される。そして、その後、実際にプログラ
ムするデータがバイト単位で入力される。このプログラ
ムモードはメモリセルがフラッシュＥＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、ＥＰＲＯＭ（紫外線で消去可能なＰＲＯＭ）
などのメモリのようにデータ書き込みのために特別のプ
ログラム動作が必要な場合に用いられる。
１０をプログラムモードに動作制御するためのものであ
り、そのコマンドコードは“２０Ｈ”である。このプロ
グラムコマンドの場合、コマンドコード“２０Ｈ”に続
く２バイトの入力データによってプログラムデータのバ
イト数が指定される。そして、その後、実際にプログラ
ムするデータがバイト単位で入力される。このプログラ
ムモードはメモリセルがフラッシュＥＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、ＥＰＲＯＭ（紫外線で消去可能なＰＲＯＭ）
などのメモリのようにデータ書き込みのために特別のプ
ログラム動作が必要な場合に用いられる。
【００３０】チップイレーズコマンドは半導体メモリチ
ップ１０をチップイレーズモードに動作制御するための
ものであり、そのコマンドコードは“３０Ｈ”である。
このチップイレーズコマンドは、フラッシュＥＥＰＲＯ
Ｍなどに対してそのチップ全体を電気的に一括消去する
ために使用されるものであり、誤ってチップを消去する
ことを防ぐためにコマンドコード３０Ｈは２度転送され
る。
ップ１０をチップイレーズモードに動作制御するための
ものであり、そのコマンドコードは“３０Ｈ”である。
このチップイレーズコマンドは、フラッシュＥＥＰＲＯ
Ｍなどに対してそのチップ全体を電気的に一括消去する
ために使用されるものであり、誤ってチップを消去する
ことを防ぐためにコマンドコード３０Ｈは２度転送され
る。
【００３１】ブロックイレーズコマンドは半導体メモリ
チップ１０をブロックイレーズモードに動作制御するた
めのものであり、そのコマンドコードは“４０Ｈ”であ
る。このブロックイレーズコマンドは、フラッシュＥＥ
ＰＲＯＭなどに対して例えば５１２バイトまたは４Ｋバ
イトのブロック単位でデータを消去するために使用され
るものであり、誤ってチップを消去することを防ぐため
にコマンドコード４０Ｈは２度転送される。
チップ１０をブロックイレーズモードに動作制御するた
めのものであり、そのコマンドコードは“４０Ｈ”であ
る。このブロックイレーズコマンドは、フラッシュＥＥ
ＰＲＯＭなどに対して例えば５１２バイトまたは４Ｋバ
イトのブロック単位でデータを消去するために使用され
るものであり、誤ってチップを消去することを防ぐため
にコマンドコード４０Ｈは２度転送される。
【００３２】メモリアドレス設定コマンドは、半導体メ
モリチップ１０に対してメモリセルアレイのアクセス位
置を指定するためのアドレスを設定するためのものであ
り、そのコマンドコードは“ＥＯＨ”である。このメモ
リアドレス設定モードでは、コマンドコード“ＥＯＨ”
に続いて、メモリアドレスが４バイト（３２ビット）転
送される。転送されたアドレスはアドレスカウンタ１１
３にセットされる。メモリアドレス設定コマンドは、前
述のリードモード、ライトモード、プログラムモード、
ブロックイレーズモードそれぞれにおいてアクセス位置
を指定するためにその各コマンドコードの入力に先立っ
て入力される。
モリチップ１０に対してメモリセルアレイのアクセス位
置を指定するためのアドレスを設定するためのものであ
り、そのコマンドコードは“ＥＯＨ”である。このメモ
リアドレス設定モードでは、コマンドコード“ＥＯＨ”
に続いて、メモリアドレスが４バイト（３２ビット）転
送される。転送されたアドレスはアドレスカウンタ１１
３にセットされる。メモリアドレス設定コマンドは、前
述のリードモード、ライトモード、プログラムモード、
ブロックイレーズモードそれぞれにおいてアクセス位置
を指定するためにその各コマンドコードの入力に先立っ
て入力される。
【００３３】データ比較コマンドは半導体メモリチップ
１０の書込み動作の正当性をチェック（プログラムベリ
ファイ）するためのものであり、そのコマンドコードは
“ＣＯＨ”である。このデータ比較モードにおいては、
コマンドコード“ＣＯＨ”に続く２バイトのデータ入力
によって、比較対象データのバイト数が指定され、続い
てメモリセルアレイに書き込まれているデータと比較さ
れる実際のデータが転送される。比較結果が一致してい
るかどうかはステータスリードコマンドによって知るこ
とができる。
１０の書込み動作の正当性をチェック（プログラムベリ
ファイ）するためのものであり、そのコマンドコードは
“ＣＯＨ”である。このデータ比較モードにおいては、
コマンドコード“ＣＯＨ”に続く２バイトのデータ入力
によって、比較対象データのバイト数が指定され、続い
てメモリセルアレイに書き込まれているデータと比較さ
れる実際のデータが転送される。比較結果が一致してい
るかどうかはステータスリードコマンドによって知るこ
とができる。
【００３４】ステータスリードコマンドは、比較結果の
一致の有無等の半導体メモリチップ１０の各種状態を読
み取るためのものであり、そのコマンドコードは“ＢＯ
Ｈ”である。ステータスリードモードにおいては、コマ
ンドコード“ＢＯＨ”に続いて図５に示すような構成の
ステータス情報が読み出される。図５に示されているよ
うに、ステータス情報は１バイトからなり、ビット７は
書き込み信号の状態を示し、ビット６はレディ／ビジー
信号の状態を示し、ビット０はエラー信号であり、デー
タ比較コマンドで内容が一致しなかったことを示す。そ
の他のビット（ＲＦＵ）は将来のための予約ビットで、
現在使われていないことを示す。
一致の有無等の半導体メモリチップ１０の各種状態を読
み取るためのものであり、そのコマンドコードは“ＢＯ
Ｈ”である。ステータスリードモードにおいては、コマ
ンドコード“ＢＯＨ”に続いて図５に示すような構成の
ステータス情報が読み出される。図５に示されているよ
うに、ステータス情報は１バイトからなり、ビット７は
書き込み信号の状態を示し、ビット６はレディ／ビジー
信号の状態を示し、ビット０はエラー信号であり、デー
タ比較コマンドで内容が一致しなかったことを示す。そ
の他のビット（ＲＦＵ）は将来のための予約ビットで、
現在使われていないことを示す。
【００３５】リセットコマンドは半導体メモリチップ１
０をリセットするコマンドであり、そのコマンドコード
は“ＦＦＨ”である。このコマンドコード“ＦＦＨ”が
入力されると、半導体メモリチップ１０のそれまでの動
作環境は全て初期化される。図６には、リードモード時
における半導体メモリチップ１０の動作タイミングが示
されている。
０をリセットするコマンドであり、そのコマンドコード
は“ＦＦＨ”である。このコマンドコード“ＦＦＨ”が
入力されると、半導体メモリチップ１０のそれまでの動
作環境は全て初期化される。図６には、リードモード時
における半導体メモリチップ１０の動作タイミングが示
されている。
【００３６】すなわち、リードモードにおいては、その
リードコマンドの入力に先だってアドレス設定コマンド
（ＥＯＨ）が制御回路１１７に入力され、これによって
リード対象データのアドレス値が指定される。このアド
レス値は、制御回路１１７の制御の下にアドレスカウン
タ１１３にセットされる。次いで、リードコマンド（０
０Ｈ）が制御回路１１７に入力され、リードモードに設
定される。これらアドレス設定コマンド（ＥＯＨ）、ア
ドレス値を示すデータ、リードコマンド（００Ｈ）の入
力の際には、チップイネーブル信号（ＣＥ￣）１０１が
ローレベルに設定されると共に、ライトイネーブル信号
（ＷＥ￣）１０３が順次ローレベルに切り替えられる。
リードコマンドの入力に先だってアドレス設定コマンド
（ＥＯＨ）が制御回路１１７に入力され、これによって
リード対象データのアドレス値が指定される。このアド
レス値は、制御回路１１７の制御の下にアドレスカウン
タ１１３にセットされる。次いで、リードコマンド（０
０Ｈ）が制御回路１１７に入力され、リードモードに設
定される。これらアドレス設定コマンド（ＥＯＨ）、ア
ドレス値を示すデータ、リードコマンド（００Ｈ）の入
力の際には、チップイネーブル信号（ＣＥ￣）１０１が
ローレベルに設定されると共に、ライトイネーブル信号
（ＷＥ￣）１０３が順次ローレベルに切り替えられる。
【００３７】リードモードでは、チップイネーブル信号
（ＣＥ￣）１０１がローレベルに設定されている状態
で、アウトプットイネーブル信号（ＯＥ￣）１０２が読
みだしデータのバイト数に対応する数だけローレベルに
切り替えられる。アウトプットイネーブル信号（ＯＥ
￣）１０２がローレベルになると、アドレスカウンタ１
１３から出力されるアドレス信号の下位ビット部（ＭＡ
０−１８）１２１の値（ここでは、ｍ）で指定されるデ
ータをリードできる。データをリードした後、アドレス
カウンタ１１３の値は、制御回路１１７によってインク
リメント（＋１）される。これにより後続の連続番地へ
のアクセスでは、アドレスをアドレスカウンタ１１３に
再設定する必要はない。また、このリードモード中に書
き込みが行われると、最初のバイトはコマンドコードと
見なされる。図７には、ライト／プログラム／データ比
較モード時における半導体メモリチップ１０の動作タイ
ミングが示されている。
（ＣＥ￣）１０１がローレベルに設定されている状態
で、アウトプットイネーブル信号（ＯＥ￣）１０２が読
みだしデータのバイト数に対応する数だけローレベルに
切り替えられる。アウトプットイネーブル信号（ＯＥ
￣）１０２がローレベルになると、アドレスカウンタ１
１３から出力されるアドレス信号の下位ビット部（ＭＡ
０−１８）１２１の値（ここでは、ｍ）で指定されるデ
ータをリードできる。データをリードした後、アドレス
カウンタ１１３の値は、制御回路１１７によってインク
リメント（＋１）される。これにより後続の連続番地へ
のアクセスでは、アドレスをアドレスカウンタ１１３に
再設定する必要はない。また、このリードモード中に書
き込みが行われると、最初のバイトはコマンドコードと
見なされる。図７には、ライト／プログラム／データ比
較モード時における半導体メモリチップ１０の動作タイ
ミングが示されている。
【００３８】ライト／プログラム／データ比較モードに
おいては、前述のリードモードの場合と同様に、それら
ライト／プログラム／データ比較コマンドの入力に先だ
ってアドレス設定コマンド（ＥＯＨ）が制御回路１１７
に入力され、これによって書込み対象データのアドレス
値（データ比較モードの場合は、比較対象データのアド
レス値）が指定される。このアドレス値は、制御回路１
１７の制御の下にアドレスカウンタ１１３にセットされ
る。次いで、ライトコマンド（１０Ｈ）、プログラムコ
マンド（２０Ｈ）、またはデータ比較コマンド（ＣＯ
Ｈ）が制御回路１１７に入力され、ライトモード、プロ
グラムモード、またはデータ比較モードに設定される。
ライトモードまたはプログラムモードの場合には、コマ
ンドコードに続く２バイトで書込み対象データのバイト
数（ｎ）が指定され、その後、書き込み／プログラムを
する実際のデータが指定された数（ｎ）だけ転送され、
同時にアドレスカウンタ１１３で指定されるメモリセル
への書き込みが行われる。データをライトした後で、ア
ドレスカウンタ１１３の値が自動的にインクリメント
（＋１）される。これにより後続の連続番地へのアクセ
スではアドレスをアドレスカウンタに再設定する必要は
ない。
おいては、前述のリードモードの場合と同様に、それら
ライト／プログラム／データ比較コマンドの入力に先だ
ってアドレス設定コマンド（ＥＯＨ）が制御回路１１７
に入力され、これによって書込み対象データのアドレス
値（データ比較モードの場合は、比較対象データのアド
レス値）が指定される。このアドレス値は、制御回路１
１７の制御の下にアドレスカウンタ１１３にセットされ
る。次いで、ライトコマンド（１０Ｈ）、プログラムコ
マンド（２０Ｈ）、またはデータ比較コマンド（ＣＯ
Ｈ）が制御回路１１７に入力され、ライトモード、プロ
グラムモード、またはデータ比較モードに設定される。
ライトモードまたはプログラムモードの場合には、コマ
ンドコードに続く２バイトで書込み対象データのバイト
数（ｎ）が指定され、その後、書き込み／プログラムを
する実際のデータが指定された数（ｎ）だけ転送され、
同時にアドレスカウンタ１１３で指定されるメモリセル
への書き込みが行われる。データをライトした後で、ア
ドレスカウンタ１１３の値が自動的にインクリメント
（＋１）される。これにより後続の連続番地へのアクセ
スではアドレスをアドレスカウンタに再設定する必要は
ない。
【００３９】一方、データ比較モードにおいては、コマ
ンドコードに続いて比較するデータのバイト数（ｎ）が
指定され、その後、比較する実際のデータが指定された
数（ｎ）だけ転送され、同時にアドレスカウンタ１１３
で指定されるメモリセルからの読みだしデータと比較デ
ータとの比較が行われる。アドレスカウンタはデータが
転送される度にインクリメント（＋１）される。図８に
は、チップ／ブロックイレーズモード時における半導体
メモリチップ１０の動作タイミングが示されている。
ンドコードに続いて比較するデータのバイト数（ｎ）が
指定され、その後、比較する実際のデータが指定された
数（ｎ）だけ転送され、同時にアドレスカウンタ１１３
で指定されるメモリセルからの読みだしデータと比較デ
ータとの比較が行われる。アドレスカウンタはデータが
転送される度にインクリメント（＋１）される。図８に
は、チップ／ブロックイレーズモード時における半導体
メモリチップ１０の動作タイミングが示されている。
【００４０】チップ／ブロックイレーズモードにおいて
も、それらイレーズコマンドの入力に先だって、まずア
ドレス設定コマンド（ＥＯＨ）が制御回路１１７に入力
され、これによってアドレス値が指定される。このアド
レス値（ｍ）は、チップイレーズモードでは消去対象チ
ップのアドレスを示し、ブロックイレーズモードでは消
去対象のブロックアドレスを示す。このアドレス値
（ｍ）は、制御回路１１７の制御の下にアドレスカウン
タ１１３にセットされる。次いで、コマンドコード（３
０Ｈ／４０Ｈ）が２度転送されると、チップイレーズま
たはブロックイレーズが実行される。図９には、ステー
タスリードモード時における半導体メモリチップ１０の
動作タイミングが示されている。
も、それらイレーズコマンドの入力に先だって、まずア
ドレス設定コマンド（ＥＯＨ）が制御回路１１７に入力
され、これによってアドレス値が指定される。このアド
レス値（ｍ）は、チップイレーズモードでは消去対象チ
ップのアドレスを示し、ブロックイレーズモードでは消
去対象のブロックアドレスを示す。このアドレス値
（ｍ）は、制御回路１１７の制御の下にアドレスカウン
タ１１３にセットされる。次いで、コマンドコード（３
０Ｈ／４０Ｈ）が２度転送されると、チップイレーズま
たはブロックイレーズが実行される。図９には、ステー
タスリードモード時における半導体メモリチップ１０の
動作タイミングが示されている。
【００４１】ステータスリードモードにおいても、その
コマンドの入力に先だって、まずアドレス設定コマンド
（ＥＯＨ）が制御回路１１７に入力され、これによって
アドレス値が指定される。このアドレス値（ｍ）は、ス
テータスリードを行なうべきチップを示している。この
アドレス値（ｍ）は、制御回路１１７の制御の下にアド
レスカウンタ１１３にセットされる。次いで、ステータ
スリードコマンド（Ｂ０Ｈ）が入力されてステータスリ
ードモードに設定されると、アウトプットイネーブル信
号（ＯＥ￣）１０２がローレベルに変化したときにステ
ータス情報が読み出される。
コマンドの入力に先だって、まずアドレス設定コマンド
（ＥＯＨ）が制御回路１１７に入力され、これによって
アドレス値が指定される。このアドレス値（ｍ）は、ス
テータスリードを行なうべきチップを示している。この
アドレス値（ｍ）は、制御回路１１７の制御の下にアド
レスカウンタ１１３にセットされる。次いで、ステータ
スリードコマンド（Ｂ０Ｈ）が入力されてステータスリ
ードモードに設定されると、アウトプットイネーブル信
号（ＯＥ￣）１０２がローレベルに変化したときにステ
ータス情報が読み出される。
【００４２】このように、半導体メモリチップ１０はコ
マンドコードによってその動作モードが制御されるの
で、ＣＰＵはＩ／Ｏアクセス方式によって半導体メモリ
チップ１０動作制御することができる。このため、ＣＰ
Ｕは半導体メモリチップ１０にコマンドを送るためのわ
ずかなＩ／Ｏアドレス空間を持つだけで良く、ＣＰＵの
メモリアドレス空間が占有されることはない。次に、図
１０および図１１を参照して、図１の構成の半導体メモ
リチップ１０を用いて構成した半導体メモリボードの構
成例を説明する。図１０には、半導体メモリチップ１０
を２個搭載した８ビットデータ幅のメモリボードが示さ
れている。
マンドコードによってその動作モードが制御されるの
で、ＣＰＵはＩ／Ｏアクセス方式によって半導体メモリ
チップ１０動作制御することができる。このため、ＣＰ
Ｕは半導体メモリチップ１０にコマンドを送るためのわ
ずかなＩ／Ｏアドレス空間を持つだけで良く、ＣＰＵの
メモリアドレス空間が占有されることはない。次に、図
１０および図１１を参照して、図１の構成の半導体メモ
リチップ１０を用いて構成した半導体メモリボードの構
成例を説明する。図１０には、半導体メモリチップ１０
を２個搭載した８ビットデータ幅のメモリボードが示さ
れている。
【００４３】図１０において、５００は回路基板であ
る。この回路基板５００はメモリチップ５０１，５０２
を実装することによって、フロッピーディスクやハード
ディスクの代替として使用されるメモリボードの基板を
なすものである。５０１は第１のメモリチップであり、
第２のメモリチップ５０２よりも下位のアドレスに配置
される。５０２は第２のメモリチップであり、第１のメ
モリチップ５０１よりも上位のアドレスに配置される。
５０３は書き込み禁止スイッチであり、ローレベルで書
き込みを許可し、ハイレベルで書き込みを禁止する。こ
の書き込み禁止スイッチ５０３は、ユーザによってオン
／オフ操作される。５０４はコネクタであり、メモリボ
ードとコンピュータ等の情報処理装置本体とを接続する
ためのインタフェースである。
る。この回路基板５００はメモリチップ５０１，５０２
を実装することによって、フロッピーディスクやハード
ディスクの代替として使用されるメモリボードの基板を
なすものである。５０１は第１のメモリチップであり、
第２のメモリチップ５０２よりも下位のアドレスに配置
される。５０２は第２のメモリチップであり、第１のメ
モリチップ５０１よりも上位のアドレスに配置される。
５０３は書き込み禁止スイッチであり、ローレベルで書
き込みを許可し、ハイレベルで書き込みを禁止する。こ
の書き込み禁止スイッチ５０３は、ユーザによってオン
／オフ操作される。５０４はコネクタであり、メモリボ
ードとコンピュータ等の情報処理装置本体とを接続する
ためのインタフェースである。
【００４４】下位アドレスに配置される第１のメモリ５
０１においては、ピンＰ３〜Ｐ１０が回路基板５００上
のグランドＧＮＤ（Ｇ）配線に接続されることによって
チップセレクト信号（ＣＳ０−７）の８ビットは全て
“０”に設定されている。一方、上位アドレスに配置さ
れるメモリ５０２のチップセレクト信号（ＣＳ０−７）
の８ビットは、ピンＰ１０が回路基板５００上の電源Ｖ
ＣＣ（Ｖ）配線に、他のピンＰ３〜Ｐ９がグランドＧＮ
Ｄ（Ｇ）配線に接続されることによって、その最下位ビ
ット（ＣＳ０）が“１”で残りの７ビットが“０”に設
定されている。
０１においては、ピンＰ３〜Ｐ１０が回路基板５００上
のグランドＧＮＤ（Ｇ）配線に接続されることによって
チップセレクト信号（ＣＳ０−７）の８ビットは全て
“０”に設定されている。一方、上位アドレスに配置さ
れるメモリ５０２のチップセレクト信号（ＣＳ０−７）
の８ビットは、ピンＰ１０が回路基板５００上の電源Ｖ
ＣＣ（Ｖ）配線に、他のピンＰ３〜Ｐ９がグランドＧＮ
Ｄ（Ｇ）配線に接続されることによって、その最下位ビ
ット（ＣＳ０）が“１”で残りの７ビットが“０”に設
定されている。
【００４５】ピンＰ３〜Ｐ１０に対してこのように電位
設定がなされると、メモリ５０１，５０２に対して次の
ようなアドレス割り当てがなされる。すなわち、図３で
前述したように、メモリ５０１，５０２それぞれの記憶
容量を５１２バイトとすると、メモリ５０１は０〜５１
２Ｋバイトのアドレス空間に配置され、メモリ５０１は
５１２Ｋ〜１０２４Ｋバイトのアドレス空間に配置され
る。図１１には、半導体メモリチップ１０を２個搭載し
た１６ビットデータ幅のメモリボードが示されている。
設定がなされると、メモリ５０１，５０２に対して次の
ようなアドレス割り当てがなされる。すなわち、図３で
前述したように、メモリ５０１，５０２それぞれの記憶
容量を５１２バイトとすると、メモリ５０１は０〜５１
２Ｋバイトのアドレス空間に配置され、メモリ５０１は
５１２Ｋ〜１０２４Ｋバイトのアドレス空間に配置され
る。図１１には、半導体メモリチップ１０を２個搭載し
た１６ビットデータ幅のメモリボードが示されている。
【００４６】図１１において、６００は回路基板であ
る。この回路基板６００はメモリチップ６０１，６０２
を実装することによって、フロッピーディスクやハード
ディスクの代替として使用されるメモリボードの基板を
なすものである。６０１，６０２は第１および第２のメ
モリチップであり、第１のメモリ６０１は１６ビット幅
の内の下位データバイト（Ｉ／００−７）に配置され、
第２のメモリ６０２は１６ビット幅の内の上位データバ
イト（Ｉ／０８−１５）に配置されている。６０３は書
き込み禁止スイッチであり、ローレベルで書き込みを許
可し、ハイレベルで書き込みを禁止する。この書き込み
禁止スイッチ６０３は、ユーザによってオン／オフ操作
される。６０４はコネクタであり、メモリボードとコン
ピュータ等の情報処理装置本体とを接続するためのイン
タフェースであり、１６ビット幅のデータ入出力インタ
ーフェースを持つ。
る。この回路基板６００はメモリチップ６０１，６０２
を実装することによって、フロッピーディスクやハード
ディスクの代替として使用されるメモリボードの基板を
なすものである。６０１，６０２は第１および第２のメ
モリチップであり、第１のメモリ６０１は１６ビット幅
の内の下位データバイト（Ｉ／００−７）に配置され、
第２のメモリ６０２は１６ビット幅の内の上位データバ
イト（Ｉ／０８−１５）に配置されている。６０３は書
き込み禁止スイッチであり、ローレベルで書き込みを許
可し、ハイレベルで書き込みを禁止する。この書き込み
禁止スイッチ６０３は、ユーザによってオン／オフ操作
される。６０４はコネクタであり、メモリボードとコン
ピュータ等の情報処理装置本体とを接続するためのイン
タフェースであり、１６ビット幅のデータ入出力インタ
ーフェースを持つ。
【００４７】第１のメモリ６０１においては、ピンＰ３
〜Ｐ１０が回路基板６００上のグランドＧＮＤ（Ｇ）配
線に接続されることによってチップセレクト信号（ＣＳ
０−７）の８ビットは全て“０”に設定されている。同
様に、第１のメモリ６０１においても、ピンＰ３〜Ｐ１
０が回路基板６００上のグランドＧＮＤ（Ｇ）配線に接
続されることによってチップセレクト信号（ＣＳ０−
７）の８ビットは全て“０”に設定されている。メモリ
６０１，６０２それぞれのアドレスカウンタ１１３には
同一のワード（２バイト）アドレスが設定される。ま
た、メモリ６０１，６０２に同時に同一コマンドが設定
され、これによって２バイト（１６ビット）同時にリー
ド／ライトすることができる。この構成においては、メ
モリ６０１，６０２それぞれが５１２Ｋ×８ビット構成
であるとすると、５１２Ｋ×１６ビットのメモリを構成
できる。
〜Ｐ１０が回路基板６００上のグランドＧＮＤ（Ｇ）配
線に接続されることによってチップセレクト信号（ＣＳ
０−７）の８ビットは全て“０”に設定されている。同
様に、第１のメモリ６０１においても、ピンＰ３〜Ｐ１
０が回路基板６００上のグランドＧＮＤ（Ｇ）配線に接
続されることによってチップセレクト信号（ＣＳ０−
７）の８ビットは全て“０”に設定されている。メモリ
６０１，６０２それぞれのアドレスカウンタ１１３には
同一のワード（２バイト）アドレスが設定される。ま
た、メモリ６０１，６０２に同時に同一コマンドが設定
され、これによって２バイト（１６ビット）同時にリー
ド／ライトすることができる。この構成においては、メ
モリ６０１，６０２それぞれが５１２Ｋ×８ビット構成
であるとすると、５１２Ｋ×１６ビットのメモリを構成
できる。
【００４８】尚、図１０，図１１のメモリボードは、コ
ンピュータシステムに装着される拡張ボードとして実現
できる他、プラスチック等の外装材で全体を被覆すれば
メモリカードとしても実現できる。
ンピュータシステムに装着される拡張ボードとして実現
できる他、プラスチック等の外装材で全体を被覆すれば
メモリカードとしても実現できる。
【００４９】以上のように、この実施例の半導体メモリ
チップ１０においては、フロッピーロディスクやハード
ディスクの代替とし使用するにあたって次のような利点
が期待できる。
チップ１０においては、フロッピーロディスクやハード
ディスクの代替とし使用するにあたって次のような利点
が期待できる。
【００５０】（１）外部からのコマンドによって半導体
メモリチップ１０内部のアドレスカウンタ１１３にアク
セスすべきアドレスを設定するため、大容量化してもア
ドレス信号を増やす必要がなくなる。このため、フロッ
ピーディスクやハードディスクの置き換えのために半導
体メモリが将来８，１６，６４Ｍビットと大容量化して
も、アドレス専用入力端子の数が増大されることはない
ので、半導体メモリチップを実装するプリント基板の実
装スペースも増大されることはない。
メモリチップ１０内部のアドレスカウンタ１１３にアク
セスすべきアドレスを設定するため、大容量化してもア
ドレス信号を増やす必要がなくなる。このため、フロッ
ピーディスクやハードディスクの置き換えのために半導
体メモリが将来８，１６，６４Ｍビットと大容量化して
も、アドレス専用入力端子の数が増大されることはない
ので、半導体メモリチップを実装するプリント基板の実
装スペースも増大されることはない。
【００５１】（２）チップ選択信号（ＣＳ０−７）によ
るチップアドレスの割り当てによって、半導体メモリチ
ップ１０自体がメモリアドレスの値に応じて自身のチッ
プに対するアクセスか否かを自動的に識別できるため、
半導体メモリチップ１０を悪数個回路基板に搭載してフ
ァイル装置を構成した場合、メモリ容量、搭載チップ数
を意識した制御回路を外部に設ける必要がなくなる。 （３）Ｉ／Ｏアクセス方式により、コマンドによって動
作モードを設定できるため、ＣＰＵのメモリアドレス空
間を必要としない。
るチップアドレスの割り当てによって、半導体メモリチ
ップ１０自体がメモリアドレスの値に応じて自身のチッ
プに対するアクセスか否かを自動的に識別できるため、
半導体メモリチップ１０を悪数個回路基板に搭載してフ
ァイル装置を構成した場合、メモリ容量、搭載チップ数
を意識した制御回路を外部に設ける必要がなくなる。 （３）Ｉ／Ｏアクセス方式により、コマンドによって動
作モードを設定できるため、ＣＰＵのメモリアドレス空
間を必要としない。
【００５２】（４）書込み禁止信号を発生するスイッチ
５０３がメモリボードに設けられており、これによって
外部制御回路を用いることなく書込み許可／禁止の設定
を行なうことができる。 （５）半導体メモリチップ１０を並列に並べることによ
り、８ビット（バイト）、１６ビット（ワード）等の任
意のデータ幅を容易に実現できる。
５０３がメモリボードに設けられており、これによって
外部制御回路を用いることなく書込み許可／禁止の設定
を行なうことができる。 （５）半導体メモリチップ１０を並列に並べることによ
り、８ビット（バイト）、１６ビット（ワード）等の任
意のデータ幅を容易に実現できる。
【００５３】
【発明の効果】以上説明したように、この発明によれ
ば、ピン数の削減および外部制御回路の簡単化を実現で
きるようなり、フロッピーディスクやハードディスクの
ような大容量のファイル装置として使う際に好適な半導
体メモリおよびメモリボードが得られる。
ば、ピン数の削減および外部制御回路の簡単化を実現で
きるようなり、フロッピーディスクやハードディスクの
ような大容量のファイル装置として使う際に好適な半導
体メモリおよびメモリボードが得られる。
【図１】この発明の一実施例に係わる半導体メモリの回
路構成を示すブロック図。
路構成を示すブロック図。
【図２】同実施例の半導体メモリのピン配置の一例を示
す図。
す図。
【図３】同実施例の半導体メモリに対するチップアドレ
ス割り当ての原理を説明するための図。
ス割り当ての原理を説明するための図。
【図４】同実施例の半導体メモリの動作モードを制御す
るコマンドの一覧を示す図。
るコマンドの一覧を示す図。
【図５】同実施例の半導体メモリから読み出されるステ
ータス情報の構成の一例を示す図。
ータス情報の構成の一例を示す図。
【図６】同実施例の半導体メモリのリード動作を説明す
るためのタイミングチャート。
るためのタイミングチャート。
【図７】同実施例の半導体メモリのライト／プログラム
／データ比較動作を説明するためのタイミングチャー
ト。
／データ比較動作を説明するためのタイミングチャー
ト。
【図８】同実施例の半導体メモリのチップ／ブロックイ
レーズ動作を説明するためのタイミングチャート。
レーズ動作を説明するためのタイミングチャート。
【図９】同実施例の半導体メモリのステータスリード動
作を説明するためのタイミングチャート。
作を説明するためのタイミングチャート。
【図１０】同実施例の半導体メモリを用いて構成したメ
モリボードの構成の一例を示す図。
モリボードの構成の一例を示す図。
【図１１】同実施例の半導体メモリを用いて構成したメ
モリボードの他の構成例を示す図。
モリボードの他の構成例を示す図。
【図１２】従来の半導体メモリのピン配置の一例を示す
図。
図。
１０…半導体メモリチップ、１１３…アドレスカウン
タ、１１４…比較器、１１６…ＡＮＤゲート、１１７…
制御回路、１２３…メモリ回路。
タ、１１４…比較器、１１６…ＡＮＤゲート、１１７…
制御回路、１２３…メモリ回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−88193（ＪＰ，Ａ) 特開 昭59−60786（ＪＰ，Ａ) 特開 昭63−225997（ＪＰ，Ａ) 特開 昭62−214577（ＪＰ，Ａ) 特開 昭62−15642（ＪＰ，Ａ) 特開 昭56−116158（ＪＰ，Ａ) 実開 昭57−138200（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06
Claims (2)
- 【請求項１】 回路基板と、前記回路基板に実装され、
各々が有する複数のデータ入出力端子が共通接続された
複数の半導体メモリチップとを含む半導体メモリ装置で
あって、 前記各半導体メモリチップは、 メモリセルアレイと、 メモリセルアレイの記憶容量に対応した下位ビット部と
その上位ビット部とを含むアドレスデータが設定され、
その設定されたアドレスデータの値を順次増分して出力
するアドレスカウンタと、 前記データ入出力端子を介して入力されたコマンドを解
釈し、当該コマンドがアドレス設定コマンドである場合
には前記データ入出力端子を介して入力されるアドレス
データを前記アドレスカウンタに設定する処理を実行
し、当該コマンドがメモリアクセスに関するコマンドで
ある場合には前記アドレスカウンタから順次出力される
アドレスデータの内で前記メモリセルアレイの記憶容量
に対応した下位ビット部の値に応じて、前記メモリセル
アレイに対するシリアルアクセス動作を実行する制御回
路と、 前記回路基板上の電源またはグランドの固定電位供給端
子に接続されるチップ選択用入力端子と、 前記チップ選択用入力端子の電位状態に応じて設定され
るチップアドレスと、前記アドレスカウンタによってカ
ウントアップされたアドレスデータ内の上位ビット部の
値とを比較し、その一致／不一致に応じて前記制御回路
による前記アクセス動作の実行を許可／禁止するアクセ
ス制御回路とを、１チップ上に具備したことを特徴とす
る半導体メモリ装置。 - 【請求項２】 前記各半導体メモリチップはデータ書き
込みを禁止するための書き込み禁止信号が供給される入
力端子をさらに具備し、 前記回路基板は前記書き込み禁止信号を発生するための
操作スイッチをさらに具備することを特徴とする請求項
１記載の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7195492A JP3310011B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体メモリおよびこれを使用した半導体メモリボード |
| US08/039,906 US5303201A (en) | 1992-03-30 | 1993-03-30 | Semiconductor memory and semiconductor memory board using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7195492A JP3310011B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体メモリおよびこれを使用した半導体メモリボード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05274215A JPH05274215A (ja) | 1993-10-22 |
| JP3310011B2 true JP3310011B2 (ja) | 2002-07-29 |
Family
ID=13475393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7195492A Expired - Fee Related JP3310011B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体メモリおよびこれを使用した半導体メモリボード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5303201A (ja) |
| JP (1) | JP3310011B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836089A (ja) * | 1981-08-27 | 1983-03-02 | Sony Corp | 画像表示装置 |
| JPH07296593A (ja) * | 1994-04-28 | 1995-11-10 | Mega Chips:Kk | 半導体記憶装置 |
| JP2914870B2 (ja) * | 1994-05-25 | 1999-07-05 | 株式会社東芝 | 半導体集積回路 |
| JPH08115265A (ja) * | 1994-10-15 | 1996-05-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US6078318A (en) | 1995-04-27 | 2000-06-20 | Canon Kabushiki Kaisha | Data transfer method, display driving circuit using the method, and image display apparatus |
| US6031767A (en) * | 1996-09-18 | 2000-02-29 | International Business Machines Corporation | Integrated circuit I/O interface that uses excess data I/O pin bandwidth to input control signals or output status information |
| EP1052646B1 (en) * | 1999-05-11 | 2004-07-14 | Fujitsu Limited | Non-volatile semiconductor memory device permitting data-read operation performed during data-write/erase operation |
| KR100383774B1 (ko) * | 2000-01-26 | 2003-05-12 | 삼성전자주식회사 | 공통 인터페이스 방식의 메모리 장치들을 구비한 시스템 |
| US6820148B1 (en) * | 2000-08-17 | 2004-11-16 | Sandisk Corporation | Multiple removable non-volatile memory cards serially communicating with a host |
| JP2002159706A (ja) * | 2000-11-28 | 2002-06-04 | Aruze Corp | 遊技機のメモリボード |
| ITMI20022668A1 (it) * | 2002-12-18 | 2004-06-19 | Simicroelectronics S R L | Dispositivo di memoria non volatile con migliorata velocita' |
| DE10329345A1 (de) * | 2003-06-30 | 2005-02-10 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Speicherung digitaler Daten |
| FR2863764A1 (fr) * | 2003-12-12 | 2005-06-17 | St Microelectronics Sa | Memoire serie comprenant des moyens de protection d'un plan memoire entendu pendant une operation d'ecriture |
| FR2863766A1 (fr) * | 2003-12-12 | 2005-06-17 | St Microelectronics Sa | Memoire serie comprenant des moyens d'integration dans un plan memoire etendu |
| EP1542130B1 (fr) * | 2003-12-12 | 2007-04-11 | STMicroelectronics S.A. | Mémoire série comprenant des moyens d'intégration dans un plan mémoire étendu |
| JP2006039966A (ja) * | 2004-07-27 | 2006-02-09 | Toshiba Corp | メモリカードおよびメモリカードに搭載されるカード用コントローラ並びにメモリカードの処理装置 |
| US8949555B1 (en) | 2007-08-30 | 2015-02-03 | Virident Systems, Inc. | Methods for sustained read and write performance with non-volatile memory |
| KR100843546B1 (ko) * | 2006-11-21 | 2008-07-04 | 삼성전자주식회사 | 멀티 칩 패키지 플래시 메모리 장치 및 그것의 상태 신호독출 방법 |
| US9921896B2 (en) | 2007-08-30 | 2018-03-20 | Virident Systems, Llc | Shutdowns and data recovery to avoid read errors weak pages in a non-volatile memory system |
| US7948786B2 (en) * | 2008-02-06 | 2011-05-24 | Micron Technology, Inc. | Rank select using a global select pin |
| US8856464B2 (en) * | 2008-02-12 | 2014-10-07 | Virident Systems, Inc. | Systems for two-dimensional main memory including memory modules with read-writeable non-volatile memory devices |
| WO2011041629A2 (en) * | 2009-10-02 | 2011-04-07 | Cardiofocus, Inc. | Cardiac ablation system with pulsed aiming light |
| JP2011141790A (ja) * | 2010-01-08 | 2011-07-21 | Seiko Epson Corp | 誤り検出器、誤り検出器を有する半導体装置、誤り検出器を有する半導体装置を用いた情報処理装置及び誤り検出方法 |
| JP5839632B2 (ja) * | 2014-10-15 | 2016-01-06 | マイクロン テクノロジー， インク． | シリアル不揮発性メモリに対する向上されたアドレス能力 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60209991A (ja) * | 1984-03-31 | 1985-10-22 | Toshiba Corp | 記憶装置 |
| JPS61222086A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | 半導体記憶素子 |
| JPH02177190A (ja) * | 1988-12-28 | 1990-07-10 | Nec Corp | メモリ装置 |
| JPH02206088A (ja) * | 1989-02-06 | 1990-08-15 | Toshiba Corp | 画像メモリ装置 |
| US5014210A (en) * | 1989-03-06 | 1991-05-07 | Postlewait Lester B | Microprocessor controlled soldering station |
| JPH03113797A (ja) * | 1989-04-26 | 1991-05-15 | Nec Corp | ダイナミックランダムアクセスメモリ |
| JPH03113794A (ja) * | 1989-09-22 | 1991-05-15 | Toshiba Corp | 半導体記憶装置 |
| JP3293934B2 (ja) * | 1992-10-08 | 2002-06-17 | 株式会社村田製作所 | チップ型圧電部品 |
-
1992
- 1992-03-30 JP JP7195492A patent/JP3310011B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-30 US US08/039,906 patent/US5303201A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5303201A (en) | 1994-04-12 |
| JPH05274215A (ja) | 1993-10-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |