JPH02206088A - 画像メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、１面１１メモリに係り、特にディジモル画鐵
処理用の倫理ＬＳＩに内蔵することのできる１而１象メ
モリに関する。

（従来の技術） 近年、ディジタル１面は処理技術が急速に発展している
。ディジタル画（尿処理では、数疋査線分の画（原信号
を半導体メモＩＪ　に記憶、再生して処理を行なうこと
が可能Ｃあり、従来のアナログ信号処理技術では困難で
あったライン間やフィールド（またはフレーム）ｉｉＪ
ｌの実時間処理を行なうことが可能となる。

このような半導体メモリのうち、１ライン分の容鎗ヲ持
りたものをラインメモリ、１フィールド分の容重を待り
たものをフィールドメモリと呼ぶが、現在、これらのｉ
ｉ！ｉｉ　像メモリは半導体チップとして入手可能であ
る。現在のテレビジョン（以後ＴＶと略記する）セット
では、信号処理を実行する論理ＬＳＩとは別に、上記の
半導体メモリチップを複数個実装しているのが実情であ
り、処理速度やスペースの点からも、上記の画像メモリ
ヲ、信号処理を実行するＬＳＩと同じチップ内（こ納め
たいという要求が強い。

また、倫理ＬＳ　Ｉ＃こ内蔵可能な画はメモリが種々開
発され、最近の両区信号処理用ＬＳＩには画はメモリを
内蔵したものも増えているが、これまでに実用化されて
きた、画ハメモＩＪ　を用いた画１家信号処理回路につ
いてμ下に説明する。

画像メモリ合羽いた間隙信号処理回路の一例として、文
献（１９８６年テレビジ町ン学会全国大会シンポジウム
講演予稿集５３−２ｐｐ４９−５２ｒＩＤＴＶとディジ
タル技術」で論じられている、ディジタルＴＶにおける
Ｙ／Ｃ分雛分路回路めの２次元フィルタがある。この文
献に倫じられているようにＹ／Ｃ分ｉ１用の２次元フィ
ルタとしては。

現映房信号とこれに対して１水平走査＠（以後Ｈと略記
する）および２Ｈ前の映は信号とを用いて演算を行なう
２Ｈ型のものが一般的である。また、同文献に論じられ
ているＹ／Ｃ分離動き検出の一例でも現映（原信号と１
フレーム及び２フレーム前の映１象信号とを用いて効き
判定を行なっている。

そのほか、画像メモＩＪ　ｉ多く用いる画１象信号処理
として垂直フィルタやライン間内挿フィルタがある。こ
のよう（こ、画は信号処理では複数の画像メモＩＪ　ｉ
縦続に接続することが多い。

−膜内に両閾信号用の画１象メモリとして用いられるＩ
Ｃメモリはアドレス合カウンタなどで発生させ、外部か
ら与える。従来のメモリで例えば垂直フィルタを実現す
ると、第３図のようにラインメモリ４個とＩＨ分とカウ
ントするアドレスカウンタが必要となる。禰３図は５タ
ツプの垂直フィルタの構成図であり１図中３１はＩＨｐ
カウントするカウンタ、３２　（３２ａ、３２ｂ、３２
ｃ、３２ｄ）はＩＨの容量を持つラインメモリ、３３は
垂直フィルタの演算部、３４はクロック入力端子、３５
はデータ入力端子、３６はデータ出力端子である。

４つのラインメモリのそれぞれに書き込みアドレスデコ
ーダや読み出しアドレスデコーダのような周辺回路が内
蔵されているため、このような画はメモリをそのまま１
チップ暑こ納めるには回１洛構成が複雑となり、メモリ
周辺回路規模が増大するという欠点がありた。

複数の遅延信号出力ｅ得ることができる画像メモリとし
て、メモリセルアレイの８１Ｆ２Ｈとし、内Ｗ５Ｅこア
ドレスカウンタを内蔵した装置が例えば％開昭６２−１
５４９８３公報等に記載さ几ている。

このような画法信号処理用ＩＣメモリにあっては、読み
出し同波数が書き込み同波数の２倍となり、出力ピンを
時分割して用いているのでＩＣメモリ以外の外部回路が
必要となる。このようなメモリ装置ＣはＹ／Ｃ分雅２次
元フィルタ等のようなラインメモリを２つ用いる回路に
は有効であるが。

垂直フィルタなどのように３つ以上のラインメモＩＪ　
Ｆ用いる場合Ｑこは全体の回路規模が大きくなる。

さら（こ、この方式ｌこよればマルチポートメモリが必
要であり、メモリセルのサイズが大きくなるため、同じ
容量を実現するのに要する回路面積が通常の１ポートメ
モリ（こ比べ格段に大きくなる。

（発明が解決しようとする課題） 上記の従来のＩＣメモリを用いて、例えば現映像信号に
対してＬＨ，２Ｈ，３Ｈの３つの遅延信号を得るためｌ
こは、３個のＩＣメモリとさらにアドレスを発生する３
Ｈ分をカウントできるアドレスカウンタが必要であり５
回路講成が複雑になり。

メモリ周辺回路規模が増大するという欠点がありた。

特開昭６２−１５４９８３公報に記載されているメモリ
装置ではデータ周期の２倍のクロックが必要となるため
、周辺回路規模の増大と消費電力の増加という欠点があ
りた。また、データの書き込みと読み出しとが独立に行
なうことが必要なため。

メモリセルアレイには面積の大きいマルチポートのメモ
リセルを用いなければならない。

そこで、本発明は、１つのメモリセルアレイと簡単な周
辺回路を用いて、ＩＨ，２Ｈ・・・・・・ｍＨ（ｍは正
の整数）遅延信号をメモリセルの面積の増大や消費電力
を招くことなく得ることができる画はメモリ分提供する
ことを目的としている。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するために、本発明のｍ　Ｈｍ　像メモ
リにおいては、メモリセルアレイの容Ｉｔ　Ｅ少なくと
もｍ　Ｈ（ｍは正の整数）分とし、ビットライン方向Ｑ
Ｃｍ分割する。また、メモリセルアレイ以外に読み出し
／書き込み兼用アドレスカウンタ。

書き込みデコーダ、読み出しデコーダを有する。

アドレスカウンタのビット数は少なくとも１０ｇ２（ｍ
Ｈの標本数）より大きい整数とし、その出力信号を書き
込みデコーダ、読み出しデコーダに入力する。読み出し
動作時にはメモリセルアレイをｍ個Ｇこ分割したと考え
、分割されたメモリセルアレイからそれぞれｍ個のデー
タを１度に読み出し。

書き込み動作時にはメモリセルアレイを１つと考え、従
来と同様Ｏこカウンタの示すメモリセルアレイのアドレ
スに順次データを書き込む。これによすｍ　Ｈ分のメモ
リセルからＩＨ１２Ｈ１・・・・・・ｍＨ遅延のｍ個の
信号が１度に得られる。

例えば、書き込みアドレスは入力データと同じ周波数で
指定され、ｍＨの容量ヲ持つメモリセルアレイに順次書
き込まれる。読み出しアドレスは書き込みアドレスと同
じもの分用いるが、読み出しアドレスの内、上（ｌｘビ
ット（以下Ａｘと記する）は書き込み時間同様ワードラ
イン選択信号として用い、王立２ビット（以下Ａｚと記
する）はビットライン選択信号として用いる。したがり
て、Ａｘ、Ａｚ以外の中立のビット列Ａｙによりて分η
１されているｍ個のメモリ領域からそれぞれ１度）こｍ
個のデータが読み出される。

（作用） 上記の技術的手段に３いて、書き込み動作では従来と同
様にｍＨの遅延を与えるラインメモリとして順次データ
合書き込み、読み出し動作ではｍ個のＬＨのラインメモ
リが存在するがごとくｍ個のデータｅ読み出す、複数Ｈ
のラインメモリとして動作することができる。従来の画
像メモリでは書き込みデコーダ、読み出しデコーダが重
複していたが、本発明に８いては、これらの周辺回路１
組で複数の遅延信号が得られるので、周辺回路規模が小
さくなり、また、メモリセルは従来のシングルポートメ
モリ分用いるので、メモリセルサイズを小さくすること
ができ、論理ＬＳＩに内蔵することができる。

（実施例） 以下、本発明の詳細ｅ図示の実施例１こよりて説明する
。

第１図は本発明の一実施例に係わる画像メモリの概略構
成を示すブロック図である。本実施例ではＩＨの標本数
を１０２４個、ＩＨ１２Ｈ，３Ｈ１４Ｈの４つの遅延信
号を出力する画はメモリＧこついて説明する。１１はア
ドレス信号を発生する４０９６個カウンタ、１２は読み
出し／書き込み兼用ロウデコーダ、１３は舊き込みカラ
ムデコーダ１４はメモリセルアレイ、１５ａはメモリセ
ルアレイのθ番地から１０２３番地、１５ｂは１０２４
番地から２０４７番地、１５ｃは２０４８番地から３０
７１番地、’　１５　ｄは３０７２番地から４０９５番
地までをそれぞれ１０２４番地ｆ−ｍで読み出す読み出
しアドレスデコーダ回路、１６は出力遅延信号の順序を
正しくするためのマルチプレクサ、１７（１７ａ　、１
７ｂ　、１７ｃ　、１７ｄ　）はＩＨ，２Ｈ，３Ｈ。

４Ｈの遅延信号ｅ出力する出力データ端子、１８は入力
データ端子である。また、第２図は第１図の実施例の動
作を説明するためのタイミングチャートである。

以下、本実施例の動作について説明する。基本的）こは
第２図に示すように、まずメモリセル内の指定アドレス
のデータを読み出し、その後同じアドレス１こ入力デー
タを書き込むという動作をする。

メモリセルアレイ１４は４Ｈ分の容量ヲ持つ。

クロック信号は４０９６進アドレスカウンタ１１に入力
する。４０９６進アドレスカウンタ１１はクロック信号
の入力とともにアドレス信号を第２図のタイミングで発
生する。４０９６進アトＶスカウンタ１１が発生する１
２ビットアドレス信号■内、上位ビットＡＯ〜Ａ４を読
み出し／書き込み兼用ロウデコーダ１２に入力し、下位
７ビツトＡ５〜Ａｌｌを書き込みカラムデコーダに入力
し。

従来の画像メモリ同様に４　Ｈ１７）　接置を持つメモ
リセルアレイの中に順次データを書き込んでいく。

読み出し動作時には、読み出し／４き込み兼用ロウデコ
ーダ１２には書き込み肋作時と同じアドレスカウンタの
上位５ビットＡＯ〜Ａ４ｉ人力し、４つの読み出しカラ
ムデコーダ【こはそれぞれアドレスカウンタのＡ７〜Ａ
１１ｉ入力する。例えばカウンタの出力値が１５００の
とき、読み出しカラムデコーダＩ　ｈ　ａは４７６番地
、ｌｌｂは１５００番地、ｌｉｅは２５２４番地、１１
ｄは３５４８番地のメモリセル内のデータを読み出す。

これは１１ａよりｌＨ，ｌｌｂより４Ｈ，ｌｌｃより３
Ｈ，ｌｉｄより２ＨＶ）遅延信号が出力されていること
になる。さらに、アドレスカウンタのＡ５〜Ａ６ｐマル
チプレクサ１６１こ入力し、Ａ５〜八６の値により各出
力端子１７ａ〜１７ｄ（こつながるカラムデコーダ１５
ａ−１ｓｃｌＨ切り換えることにより、左端の出力端子
１７ａからＬＨ，１７ｂから２Ｈ，１７ｃから３Ｈ，１
７ｄから４Ｈの遅延信号が常に出力される。

〔発明の効果〕

以上の説明より明らかなように本光明の画像メモリζこ
よれば、従来のＩＣメモリ２用いた方法のような周辺回
路規模の増大やマルチボートメモリを用いなければなら
ない方法のようなメモリセルの面積の増大、動作周波数
を高くすることによる消費心力の増大を招くことなく、
同時Ｑこ複数の遅延信号出力を容易番こ得られるので、
各種画像信号処理に適した画像メモリを実現できる。

【図面の簡単な説明】

第１図は本発明によるビデオメモリの一実施例２示すブ
ロック図、第２図は第１図の実施例の動作を説明するた
めのタイミングチャー１−示すピ、第３図は従来の画像
メモリを用いた４タツ１垂直フイルタの概略構成を示す
フロック図である。 １１・・・４０９６進アトＶスカウンタ、１２・・・読
み出し／書き込み兼用ロウデコーダ回路、１３・・・書
き込みカラムデコーダ回路、１４・・・メモリセルアレ
イ、１５・・・読み出しカラムデコーダ回路、１６・・
・マルチプレクサ、１７・・・出方データ端子、１８・
・・入力データ端子。

Claims (1)

【特許請求の範囲】
1. ｍ水平走査期間若しくはｍ画面期間のサンプル数のｎビ
   ット画像データを記憶できる容量を持つメモリと、ｎ個
   の入力端子と、ｎ×ｍ個の出力端子と、周波数ｆのクロ
   ック信号をクロックパルスとしてｍ水平走査期間の標本
   数を計数できるアドレスカウンタと、前記ｎ個の入力端
   子からの前記ｎビットの画像データを前記メモリ領域に
   書き込むためビットラインを指定する書き込みカラムデ
   コーダと、前記ｎ個の入力端子からの前記ｎビットの画
   像データの前記メモリ領域の読みだし／書き込みのため
   ワードラインを指定する読み出し／書き込み兼用ロウデ
   コーダと、前記メモリ領域をｍ分割したそれぞれの領域
   よりｎビットの画像データを同時にそれぞれｍ個読み出
   すためビットラインを指定する読み出しカラムデコーダ
   と、前記読み出し／書き込み兼用ロウデコーダと前記読
   み出しカラムデコーダにより読み出したｍ個のｎビット
   画像データを前記ｎ×ｍ個の出力端子の所定の位置に導
   くマルチプレクサを具備することを特徴とする画像メモ
   リ装置。