KR100539636B1 - 디지탈 카메라 - Google Patents

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KR100539636B1 KR10-1999-0019139A KR19990019139A KR100539636B1 KR 100539636 B1 KR100539636 B1 KR 100539636B1 KR 19990019139 A KR19990019139 A KR 19990019139A KR 100539636 B1 KR100539636 B1 KR 100539636B1
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Abstract

디지탈 카메라는, 640화소×480라인의 카메라 신호를 래스터(raster) 스캔 방식으로 출력하는 CCD 이메이져(imager)를 포함한다. CCD 이메이져로부터 출력된 카메라 신호는 소정의 신호 처리를 실시하고, 이것에 의해 640화소×480라인의 원화상 데이타 및 80화소×60라인의 썸네일(thumb-nail) 화상 데이타가 생성된다. 생성된 원화상 데이타 및 썸네일 화상 데이타는, 어느 것이나 SDRAM에 기록된다. 썸네일 화상 데이타의 기록은 원화상 데이타의 수평 블랭킹(blanking) 기간에 행해지며, 이 결과, 화상 데이타의 기록 동작이 1프레임 기간 이내에 완료된다.

Description

디지탈 카메라{DIGITAL CAMERA}
본 발명은 디지탈 카메라에 관한 것으로, 특히 예를 들면 촬영된 원화상 데이타 및 그것에 대응하는 썸네일(thumb-nail) 화상 데이타를 기록하는 디지탈 카메라에 관한 것이다.
디지탈 카메라의 기록 포맷의 하나로, Exif가 있다. 이 기록 포맷에 의하면, 촬영된 소정 해상도의 화상 데이타(원화상 데이타) 외에, 이 원화상 데이타에 대응하는 썸네일 화상 데이타를 기록할 필요가 있다. 이 때문에 종래의 디지탈 카메라에서는 CPU가 프로그램에 따라서 원화상 데이타로부터 썸네일 화상 데이타를 작성하고 있었다.
그러나, 썸네일 화상 데이타를 프로그램에 따라서 작성하고자 하면, 작성에 시간이 걸려, 이 결과 1회의 촬영이 완료할 때까지의 시간이 길어진다고 하는 문제가 있었다.
이런 이유로, 본 발명의 주된 목적은 1회의 촬영에 요하는 시간을 단축할 수 있는 디지탈 카메라를 제공하는 것이다.
본 발명에 의하면, 디지탈 카메라는 피사체를 촬영하여 원화상 데이타를 래스터(raster) 스캔 방식으로 출력하는 촬영 수단; 메인 메모리; 원화상 데이타를 메인 메모리에 기록하는 원화상 기록 수단; 원화상 데이타에 기초하여 썸네일 화상 데이타를 생성하는 생성 수단; 버퍼; 생성 수단으로부터 출력된 썸네일 화상 데이타를 버퍼에 기록하는 제1 썸네일 기록 수단; 및 제1 소정 라인분의 원화상 데이타가 메인 메모리에 기록될 때마다 버퍼에 저장된 썸네일 화상 데이타를 메인 메모리에 기록하는 제2 썸네일 기록 수단을 포함한다.
원화상 데이타가 래스터 스캔 방식으로 촬영 수단으로부터 출력되면, 원화상 기록 수단이 이 원화상 데이타를 메인 메모리에 기록한다. 한편, 생성 수단은 촬영 수단으로부터 출력된 원화상 데이타에 기초하여 썸네일 화상 데이타를 생성한다. 생성된 썸네일 화상 데이타는 제1 썸네일 기록 수단에 의해 일단 버퍼에 기록된다. 제2 썸네일 기록 수단은 제1 소정 라인분의 원화상 데이타가 메인 메모리에 기록될 때마다, 버퍼에 저장된 썸네일 화상 데이타를 메인 메모리에 기록한다.
본 발명에 의하면, 제1 소정 라인분의 원화상 데이타가 SDRAM으로 기록될 때마다 버퍼에 저장된 썸네일 화상 데이타를 SDRAM에 기록하도록 하였기 때문에, 1장분의 원화상 데이타 및 1장분의 썸네일 화상 데이타의 SDRAM으로의 기록 동작이 1프레임 기간 내에 완료한다. 즉, 1회의 촬영에 요하는 시간을 단축할 수 있다.
본 발명이 일 면에서는, 제2 소정 라인분의 썸네일 화상 데이타가 제1 소정 라인분의 원화상 데이타에 관련하고, 버퍼는 제2 소정 라인분의 썸네일 화상 데이타를 저장하는 썸네일 영역을 포함한다.
본 발명의 다른 면에서는, 수평 카운터가 원화상 데이타의 수평 방향에 있어서의 화소수를 카운트하여 수평 카운트치를 출력하고, 수직 카운터가 원화상 데이타의 수직 방향에 있어서의 라인수를 카운트하여 수직 카운트치를 출력한다.
본 발명이 일 실시예에서는, 생성 수단에 포함되는 추출 수단이 수평 카운트치 및 수직 카운트치에 기초하여, 원화상 데이타로부터 소정의 화소 데이타를 추출한다. 추출 수단에서는 복수의 레지스터가 원화상 데이타를 소정 화소수씩 시프트시키고, 능동화 수단이 수평 카운트치 및 수직 카운트치에 기초하여 복수의 레지스터를 간헐적으로 능동화한다.
본 발명의 다른 실시예에서는, 제1 썸네일 기록 수단이 데이타 기록 수단을 포함한다. 이 데이타 기록 수단은 수평 카운트치 및 수직 카운트치에 기초하여 썸네일 화상 데이타를 버퍼에 기록한다.
본 발명의 또 다른 실시예에서는, 제1 썸네일 기록 수단은 요구 출력 수단을 포함한다. 요구 출력 수단은 수직 카운터가 제1 소정 라인에 상당하는 라인수를 카운트하고 또한 수평 카운터가 원화상 데이타의 수평 화소수를 카운트할 때, 썸네일 화상 데이타의 판독 요구를 출력한다. 제2 썸네일 기록 수단에 포함되는 썸네일 판독 수단은 이러한 판독 요구에 응답하여, 버퍼로부터 썸네일 화상 데이타를 판독한다.
본 발명의 또 다른 면에서는, 원화상 기록 수단이 제1 원화상 기록 수단 및 제2 원화상 기록 수단을 포함한다. 제1 원화상 기록 수단은 원화상 데이타를 소정 화소수씩 버퍼에 기록하고, 제2 원화상 기록 수단은 버퍼에 저장된 원화상 데이타를 소정 화소수씩 메인 메모리에 기록한다.
본 발명의 상술한 목적, 그 밖의 목적, 특징 및 이점은 도면을 참조하여 행하는 이하의 실시예의 상세한 설명으로부터 한층 더 명백해질 것이다.
도 1을 참조하여, 이 실시예의 디지탈 카메라(10)는 수평 방향 및 수직 방향에 있어서의 유효 화소수가 640화소 및 480라인의 CCD 이메이져(12)를 포함한다. CCD 이메이져(12)의 전방면에는 원색 필터(도시하지 않음)가 장착되고, 피사체의 광상은 이 원색 필터를 통해서 CCD 이메이져(12)에 조사된다.
셔터 버튼(70)이 조작되면, 시스템 컨트롤러(68)는 인터럽트 단자(56a)를 통해 CPU(56)에 제어 신호를 제공한다. CPU(56)는 셔터 버튼(70)이 조작되고 나서 1프레임 기간이 경과한 시점에서, CCD 이메이져(12)를 불능화한다. 구체적으로는, 타이밍 제너레이터(13)에 CCD 이메이져(12)로부터의 전하의 판독을 중지시킨다. 이 결과, 셔터 버튼(70)의 조작 후에는, 1프레임분의 카메라 신호만이 CCD 이메이져(12)로부터 출력된다.
출력된 카메라 신호는 프로그래시브(progressive) 스캔 신호이고, 또한 각 화소는 R, G 및 B 중 어느 한 원색 성분을 갖는다. 이러한 카메라 신호는 CDS/AGC 회로(14)에서 주지의 노이즈 제거 및 레벨 조정이 실시되고, 그 후 12㎒의 클럭 레이트로 동작하는 A/D 변환기(16)에서 디지탈 신호인 카메라 데이타로 변환된다. 신호 처리 회로(18)는 A/D 변환기(16)로부터 출력된 카메라 데이타에 4:2:2의 비율로 YUV 변환을 실시하고, YUV 데이타 즉 640화소×480라인의 원화상 데이타를 생성한다.
또, 타이밍 제너레이터(13)는 시그널 제너레이터(15)로부터 출력된 수평 동기 신호 및 수직 동기 신호에 기초하여 타이밍 신호를 생성하고, CCD 이메이져(12)를 프로그래시브 스캔 방식으로 구동한다.
신호 처리 회로(18)도 또한 시그널 제너레이터(15)로부터의 수평 동기 신호 및 수직 동기 신호에 응답하여, 12㎒의 클럭 레이트로 상술한 신호 처리를 실행한다. 이 결과, 도 4의 (B)에 도시한 Y 데이타 및 도 4의 (C)에 도시한 UV 데이타가 2개의 신호 경로로부터 동시에 출력된다. 또, Y 데이타, U 데이타 및 V 데이타는 어느 것이나 1화소당 8비트이다.
Y 데이타는 직렬로 접속된 4개의 D-FF 회로(20a∼20d)에 1화소마다 입력되고, 그 후 D-FF 회로(20a∼20d)의 출력이 동시에 D-FF 회로(28)에 입력된다. 즉, 수평 방향에 있어서의 4화소분 즉 32비트의 Y 데이타가 D-FF 회로(28)에 동시에 입력된다. 한편, U 데이타 및 V 데이타는 8비트마다 교대로 신호 처리 회로(18)로부터 출력된다. 4:2:2 변환에 의해 U 데이타 및 V 데이타의 각각의 데이타량은 Y 데이타의 1/2로 되기 때문에, 4화소분의 Y 데이타가 한쪽의 신호 경로로부터 출력되는 동안에, 2화소분의 U 데이타 및 V 데이타가 다른쪽의 신호 경로로부터 출력된다. 이 2화소분의 UV 데이타도 또한 D-FF 회로(22a∼22d)를 통해 D-FF 회로(30)에 동시에 입력된다. D-FF 회로(28 및 30)는 3㎒의 클럭 레이트로 동작하고, Y 데이타 및 UV 데이타는 도 4의 (D) 및 (E)에 도시한 타이밍으로 또한 32비트마다 D-FF 회로(28 및 30)로부터 출력된다.
신호 처리 회로(18)로부터 출력된 Y 데이타는 또한 항상 능동화되고 또한 12㎒의 클럭 레이트로 동작하는 D-FF 회로(24a)를 통해, 1화소 지연으로 D-FF 회로(24b)에 입력된다. D-FF 회로(24b) 및 그 후단에 직렬 접속된 D-FF 회로(24c∼24e)는, 타이밍 제너레이터(13)로부터 출력된 인에이블 신호 RegEN에 의해 능동화된다. 즉, 도 4의 (F)에 도시한 인에이블 신호 RegEN이 하이 레벨로 되는 기간만, 12㎒의 클럭에 응답하여 입력 데이타를 래치한다. D-FF 회로(24b∼24e)의 각각에서 래치된 Y 데이타는 D-FF 회로(32)에 동시에 입력되고, 동일한 인에이블 신호 RegEN에 응답하여 래치된다.
도 4의 (F)로부터 알 수 있듯이, 인에이블 신호 RegEN은 8화소마다 상승하고, 이 결과 Y 데이타는 8화소마다 1회 D-FF 회로(32)에 입력된다. 즉, 연속하는 8화소분의 Y 데이타 중으로부터 1화소분의 Y 데이타가 추출된다. D-FF 회로(32)도 또한, 인에이블 신호 RegEN에 응답하여 소정 4화소에 대응하는 입력 데이타를 래치한다. 이 결과, 8화소마다의 Y 데이타가 도 4의 (H)에 도시한 타이밍으로 D-FF 회로(32)로부터 출력된다. 또, 수직 방향에 있어서는, 8라인마다 1회 이상의 동작이 행해진다.
신호 처리 회로(18)로부터 출력된 UV 데이타는 직접 및 D-FF 회로(26a)를 통해 셀렉터(27)에 입력된다. D-FF 회로(26a)는 항상 능동화되고 또한 12㎒의 클럭 레이트로 동작하고, 이것에 의해 동일한 화소에 대응하는 U 데이타 및 V 데이타가 동시에 셀렉터(27)에 입력된다. 셀렉터(27)는 타이밍 제너레이터(13)가 출력된 선택 신호 UVSEL에 따라서 어느 하나의 입력 데이타를 선택한다. 셀렉터(27)에는 D-FF 회로(26b∼26e)가 직렬로 접속되고, 그 어느 것이나 인에이블 신호 RegEN이 하이 레벨일 때에만 12㎒의 클럭에 응답하여 입력 데이타를 래치한다. D-FF 회로(34)도 또한 인에이블 신호 RegEN에 응답하여 입력 데이타를 래치한다. 이 결과, D-FF 회로(26b∼26e)의 출력이 D-FF 회로(34)로부터 동시에 출력된다.
선택 신호 UVSEL의 레벨은 도 4의 (G)에 도시한 바와 같이 8화소마다 변화한다. 선택 신호 UVSEL이 로우 레벨이면 셀렉터(27)는 D-FF 회로(26a)의 출력을 선택하고, 선택 신호 UVSEL이 하이 레벨이면 셀렉터(27)는 신호 처리 회로(18)의 출력을 선택한다. 인에이블 신호 RegEN은 상술된 바와 같이 8화소마다 1회밖에 상승하지 않고, 이 결과 U 데이타 및 V 데이타가 D-FF 회로(26b∼26e)의 각각에 있어서 교대로 래치된다. 즉, U 데이타 및 V 데이타가 8화소마다 교대로 추출된다. 추출된 소정 4화소에 대응하는 UV 데이타는 도 4의 (I)에 도시한 타이밍으로 D-FF 회로(34)로부터 출력된다. 또, UV 데이타에 대해서도, 수직 방향에서는 8라인마다 이상의 동작이 실행된다.
이와 같이 하여, 수평 방향 및 수직 방향 중 어디에 대해서도 8화소 및 8라인마다 화소 데이타가 추출되고, 이 결과, 640화소×480라인의 원화상 데이타로부터 80화소×60라인의 썸네일 화상 데이타가 생성된다.
스위치 SW1은 타이밍 제너레이터(13)로부터 출력된 선택 신호 SDSEL에 따라서 전환된다. 즉, 선택 신호 SDSEL이 "0"이면 스위치 SW1은 D-FF 회로(28)와 접속되고, 선택 신호 SDSEL이 "1"이면 스위치 SW1은 DL-FF 회로(30)와 접속된다. 또한, 선택 신호 SDSEL이 "2" 및 "3"을 취할 때, 스위치 SW1은 D-FF 회로(32 및 34)에 각각 접속된다. 선택 신호 SDSEL은 12㎒의 클럭에 응답하여 도 4의 (J)에 도시한 바와 같이 "0", "2", "1", "3"의 순으로 변화하고, 이 결과 D-FF 회로(28), D-FF 회로(32), D-FF 회로(30) 및 D-FF(34)의 출력이 이 순서로 선택된다. 원화상 데이타 및 썸네일 화상 데이타는 도 4의 (K)에 도시한 타이밍으로 스위치 SW1로부터 출력된다.
스위치 SW1의 D-FPF 회로(32 및 34)에 대한 접속은 각각의 D-FF 회로(32 및 34)로부터 소정 4화소에 대응하는 Y 데이타 및 UV 데이타가 출력되는 기간만 유효로 된다. 이 때문에, 도 4의 (K)에 있어서, 접속이 무효일 때의 스위치 SW1의 출력을 사선으로 나타내고 있다. 도 4의 (K)로부터 알 수 있듯이, 32화소분의 원화상 데이타가 스위치 SW1로부터 출력되는 동안에, 그 32화소에 관련하는 4화소분의 썸네일 화상 데이타가 스위치 SW1로부터 출력된다.
버퍼(36)는, 도 3에 도시한 바와 같은 듀얼 포트의 SRAM에 의해 구성된다. 전체 워드수는 "128"이고, 전반의 64워드가 원화상 데이타를 저장하는 원화상 영역으로 되고, 후반 64 워드 중 소정 40워드가 썸네일 화상 데이타를 저장하는 썸네일 영역으로 된다.
상세히 설명하면, 각 워드는 32비트의 폭을 갖고, 어드레스 "0"∼"63"이 할당된 원화상 영역은 2뱅크(bank)로 분할된다. 즉, 각 뱅크에는 64화소분의 YUV 데이타를 저장할 수 있다. 따라서, 스위치 SW1로부터 출력된 원화상 데이타는, 뱅크 1 및 2에 64화소씩 교대로 기록된다. 판독은 기록이 실행되어 있지 않은 뱅크로부터 행해진다.
한편, 썸네일 화상 데이타는 어드레스 "64"∼"83" 및 어드레스 "96"∼"115"에 저장된다. 이들 합계 40워드분의 영역이 썸네일 영역으로 된다. 썸네일 영역에 있어서도, 각 워드는 32비트의 폭을 갖고, 소정 4화소에 대응하는 Y 데이타 또는 UV 데이타가 1개의 워드에 기록된다. 구체적으로는, 어드레스 "64"∼"83"의 20워드에 Y 데이타가 기록되고, 어드레스 "96"∼"115"의 20워드에 UV 데이타가 기록된다. 이와 같이 하여, 80화소 즉 1라인분의 썸네일 화상 데이타가 썸네일 영역에 기록된다.
타이밍 제너레이터(13)는 또한 도 4의 (L)에 도시한 기록 어드레스 신호 및 도 4의 (M)에 도시한 기록 인에이블 신호를 버퍼(36)에 제공한다. 선택 신호 SDSEL이 도 4의 (J)에 도시한 바와 같이 변화함으로써, 원화상 데이타 및 썸네일 화상 데이타가 도 4의 (K)에 도시한 타이밍으로 스위치 SW1로부터 출력된다. 이 때문에 기록 인에이블 신호의 출력 타이밍은, 유효한 썸네일 화상 데이타가 출력될 때에만 12㎒로부터 24㎒로 변화한다. 이 결과, 원화상 데이타 및 썸네일 화상 데이타가 도 4의 (L)에 도시한 기록 어드레스에 기록된다. 이와 같이 하여, 32화소분의 원화상 데이타가 원화상 영역에 기록되는 동안에, 관련하는 4화소분의 썸네일 화상 데이타가 썸네일 영역에 기록된다.
원화상 영역의 한쪽의 뱅크에 기록된 64화소분의 원화상 데이타는, 다른쪽의 뱅크에 대한 후속의 64화소분의 원화상 데이타의 기록과 병행하여, 메모리 제어 회로(40)에 의해 판독된다. 구체적으로는, 타이밍 제너레이터(13)가 도 7의 (B)에 도시한 원화상 판독 요청을 메모리 제어 회로(40)에 제공하고, 메모리 제어 회로(40)가 이 원화상 판독 요청에 응답하여 소정의 뱅크가 원화상 데이타를 판독한다. 메모리 제어 회로(40)는 도 7의 (E)에 도시한 바와 같이 24㎒의 레이트로 어드레스 신호를 출력하고, 도 7의 (D)에 도시한 바와 같이 원화상 영역으로부터 원화상 데이타를 판독한다.
도 5를 참조하여, 원화상 판독 요청은 RS-FF 회로(40b)를 통해 조정 회로(40a)에 입력된다. 조정 회로(40a)는 RS-FF 회로(40c∼40e)로부터도 별도의 요청을 받아, 각 요청을 조정한다. 그리고, 어느 하나의 요청에 응하기 위해, 처리 회로(40f)에 소정의 스타트 신호를 출력한다.
처리 회로(40f)는 도 6에 도시한 바와 같이 구성된다. 버스(38)는 데이타 버스(38a∼38c), 어드레스 버스(38d) 및 제어 버스(38e)를 포함하고, 데이타 버스(38a 및 38b)는 3상태 버퍼(40i 및 40j)의 입력 단자와 각각 접속된다. 데이타 버스(38c)는 3상태 버퍼(40i, 40j 및 40v)의 출력 단자 및 D-FF 회로(40k)의 입력 단자와 공통 접속된다. 어드레스 버스(38d) 및 제어 버스(38e)는 버퍼 제어 회로(40g)와 접속된다.
D-FF 회로(40k∼40p)는 직렬 접속되고, D-FF 회로(40p)의 출력 단자는 3상태 버퍼(40q)의 입력 단자와 접속되고, 그리고 3상태 버퍼(40q)의 출력 단자는 버스(42)에 포함되는 데이타 버스(42a)를 통해 SDRAM(Synchronous DRAM: 44)과 접속된다. 3상태 버퍼(40q)의 출력 단자와 3상태 버퍼(40v)의 입력 단자 사이에는, 상호 직렬 접속된 D-FF 회로(40r∼40u)가 삽입된다. 3상태 버퍼(40i, 40j 및 40v)는 버퍼 제어 회로(40g)에 의해 온/오프되고, 3상태 버퍼(40q)는 SDRAM 제어 회로(40h)에 의해 온/오프된다.
타이밍 제너레이터(13)로부터의 원화상 판독 요청을 처리할 때, 처리 회로(40f)는 도 8의 (A)에 도시한 스타트 신호에 응답하여 도 8의 (B)에 도시한 어드레스 신호를 버퍼(36)로 출력하고, 도 8의 (C)에 도시한 원화상 데이타(YUV 데이타)를 버퍼(36)의 원화상 영역으로부터 판독한다. 그리고, 판독한 YUV 데이타를 DMA(Direct Memory Access)로 SDRAM(44)에 기록한다. 이 때, 처리 회로(40f)는 24㎒의 클럭 레이트로 처리를 실행한다.
구체적으로 설명하면, 버퍼 제어 회로(40g)가 상술한 어드레스 신호를 어드레스 버스(38d)를 통해 출력하고, 또한 칩 셀렉트 신호 CS1을 로우 레벨로 하여 3상태 버퍼(40j)를 온 상태로 한다. 또한, SDRAM 제어 회로(40h)가 3 상태 버퍼(40q)를 온상태로 한다. 이것에 의해, 버퍼(36)로부터 판독된 원화상 데이타가 D-FF 회로(40k∼40p)를 거쳐서 도 8의 (H)에 도시한 타이밍으로 SDRAM(44)으로 출력된다. 즉, 3상태 버퍼(40i 및 40q)의 사이에 4개의 D-FF 회로(40k∼40p)가 삽입되어 있기 때문에, 수신된 YUV 데이타는 4클럭 지연되어 SDRAM(44)으로 출력된다.
SDRAM 제어 회로(40h)도 또한, SDRAM(44)에 대해 도 8의 (D)∼(F)에 도시한 어드레스 신호, RAS 신호 및 CAS 신호를 출력한다. 어드레스 신호는 어드레스 버스(42b)를 통해 SDRAM(44)으로 출력되고, RAS 신호 및 CAS 신호는 제어 버스(42c 및 42d)를 통해 SDRAM(44)으로 출력된다. 어드레스 신호는 우선 로우(row) 어드레스를 지정하고, 계속되는 4클럭 기간에 컬럼(column) 어드레스를 지정한다. RAS 신호는 로우 어드레스가 지정되면 동시에 하강하지만, CAS 신호는 컬럼 어드레스가 지정된 시점에서 하강한다. 이것에 의해 SDRAM(44)이 4개의 어드레스를 인식하고, 도 6의 (H)에 도시한 YUV 데이타를 원하는 4어드레스에 32비트씩 기록한다. 이러한 동작이, 64화소분만큼 실행된다.
처리 회로(40f)는 64화소분의 원화상 데이타의 기록이 완료할 때마다 조정 회로(32a)에 엔드 신호를 제공하고, 조정 회로(32a)는 다음 요청의 처리로 옮긴다. 이와 같이 하여 타이밍 제너레이터(13)로부터의 원화상 판독 요청이 10회 처리된 결과, 640화소 즉, 1라인분의 원화상 데이타가 SDRAM(44)에 기록된다. 원화상 판독 요청이 4800회 반복되면, 1화면분의 원화상 데이타가 SDRAM(44) 내에 얻어진다.
타이밍 제너레이터(13)는 80화소분의 썸네일 화상 데이타가 버퍼(36)에 얻어질 때마다, 즉 8라인마다, 썸네일 판독 요청을 출력한다. 썸네일 판독 요청은 도 7의 (C)에 도시한 바와 같이 소정 라인의 10회째의 원화상 판독 요청과 동시에 출력되고, 도 5에 도시한 RS-FF 회로(40c)에 제공된다. 조정 회로(40a)는 10회째의 원화상 판독 요청의 다음에 썸네일 판독 요청을 처리한다. 썸네일 판독 요청을 처리할 때에도, 조정 회로(40a)로부터 처리 회로(40f)에 대해 소정의 스타트 신호가 제공되고, 버퍼 제어 회로(40g)는 도 7의 (E)에 도시한 어드레스 신호를 버퍼(36)에 제공한다. 이것에 의해, 썸네일 영역으로부터 도 7의 (D)에 도시한 썸네일 화상 데이타가 판독되고, 상술과 동일한 요령으로 이 썸네일 화상 데이타가 SDRAM(44)에 기록된다.
썸네일 영역에는 1라인분의 썸네일 화상 데이타가 저장되기 때문에, 썸네일 판독 요청을 1회 처리하면, 1라인분의 썸네일 화상 데이타가 SDRAM(44)에 기록된다. 이러한 썸네일 화상 데이타의 기록 동작이, 8라인마다 1회 실행된다. 다시 말하면, 640화소×8라인분의 원화상 데이타가 SDRAM(44)에 기록될 때마다, 80화소×1라인분의 썸네일 화상 데이타가 SDRAM(44)에 기록된다. 따라서, 셔터 버튼(70)이 눌러지고 나서 1프레임 기간이 경과할 때까지, 640화소×480라인분의 원화상 데이타 및 80화소×60라인분의 썸네일 화상 데이타의 기록이 완료한다.
또, 썸네일 화상 데이타는 도 7의(A)에 도시한 수평 블랭킹 기간에 SDRAM(44)에 기록되고, 이 결과, 썸네일 화상 데이타의 기록 처리가 원화상 데이타의 기록 처리에 악영향을 미치는 일은 없다.
타이밍 제너레이터(13)는 도 2에 도시한 바와 같이 구성된다. H 카운터(13a)는 12㎒의 클럭에 응답하여 증분되고, 수평 동기 신호에 의해 리셋된다. 즉, H 카운터(13a)는 원화상 데이타의 수평 화소수를 카운트한다. H 카운터(13a)의 카운트치는 10비트로 나타낸다. 이러한 카운트치의 하위 3비트 [2:0]이 디코더(13b)에 입력되고, 하위 제3비트 [2]가 D-FF 회로(13c)에 입력된다. 또한, 하위 2비트 [1:0]이 디코더(13e) 및 인버터(13f)에 입력되고, 하위 5비트 [4:0]이 디코더(13g)에 입력된다.
디코더(13b)는 입력 데이타가 "1"을 나타낼 때에 출력을 하이 레벨로 한다. 이러한 디코더(13b)의 출력이, 인에이블 신호 RegEN으로 된다. 또한, D-FF 회로(13c)에 입력된 하위 제 3비트의 데이타는 다음단의 D-FF 회로(13d)를 통해 선택 신호 UVSEL로서 출력된다. 디코더(13e)는, 2비트의 입력 데이타가 "0", "1", "2" 및 "3"을 나타낼 때 "0", "2", "1" 및 "3"을 각각 나타내는 선택 신호 SDSEL을 생성한다. 이 결과, 인에이블 신호 RegEN은 도 4의 (F)에 도시한 바와 같이 변화하고, 선택 신호 UVSEL은 도 4의 (G)에 도시한 바와 같이 변화하고, 그리고 선택 신호 SDSEL은 도 4의 (J)에 도시한 바와 같이 변화한다.
인버터(13f)는 입력 데이타를 반전시키고, 디코더(13g)는 5비트의 입력 데이타가 "25"∼"28"을 나타낼 때 하이 레벨 신호를 출력한다. 또한, 인버터(13i)가 24㎒의 클럭을 반전시킨다. V 카운터(13n)는 수평 동기 신호에 응답하여 증분되고, 수직 동기 신호에 의해 리셋된다. 즉, V 카운터(13n)는 원화상 데이타의 수직 라인수를 카운트한다. V 카운터(13n)의 카운트치는 9비트로 나타낸다. 이 중 하위 3비트 [2:0]이 디코더(13m)에 입력되고, 디코더(13m)는 이 입력이 "1"을 나타낼 때에만 하이 레벨 신호를 출력한다. 즉, 디코더(13m)의 출력은, 8라인마다 하이 레벨로 된다.
디코더(13g 및 13m)의 출력은 AND 회로(13k)에 의해 논리곱을 실시하고, AND 회로(13k)의 출력은 OR 회로(13h)에 의해 인버터(13f)의 출력과 논리화를 실시한다. 또한, OR 회로(13h)의 출력이 AND 회로(13j)에 의해 인버터(13i)의 출력과 논리곱을 실시한다. 이 결과, AND 회로(13j)로부터 도 4의 (M)에 도시한 기록 인에이블 신호가 얻어져서, 버퍼(36)로 출력된다.
어드레스 발생 회로(13p∼13s)는 H 카운터(13a)의 카운트치에 기초하여, 오리지널 Y 데이타, 오리지널 UV 데이타, 썸네일 Y 데이타 및 썸네일 UV 데이타의 기록 어드레스를 각각 결정하고, 어드레스 신호를 셀렉터(13t)에 입력한다. 셀렉터(13t)는 또한 H 카운터(13a)의 카운트치의 하위 2비트를 제어 신호로서 받고, 어느 하나의 어드레스 신호를 선택한다. 즉, 제어 신호가 "0"을 나타낼 때에는 어드레스 발생 회로(13p)의 출력을 선택하고, 제어 신호가 "2"을 나타낼 때에는 어드레스 발생 회로(13q)의 출력을 선택한다. 또한, 제어 신호가 "1"을 나타낼 때에는 어드레스 발생 회로(13r)의 출력을 선택하고, 제어 신호가 "3"을 나타낼 때에는 어드레스 발생 회로(13s)의 출력을 선택한다. 이 결과, 어드레스 신호는 도 4의 (L)에 도시한 바와 같이 변화한다.
이와 같이 하여 타이밍 제너레이터(13)로부터 버퍼(36)에 제공되는 기록 인에이블 신호 및 어드레스 신호에 따라서, 원화상 데이타 및 썸네일 화상 데이타가 소정 어드레스에 기록된다.
판독 요청 발생 회로(13u 및 13v)는, H 카운터(13a) 및 V 카운터(13m)의 양쪽의 카운트치를 받고, 소정 타이밍으로 원화상 판독 요청 및 썸네일 판독 요청을 각각 출력한다. 구체적으로 설명하면, 판독 요청 발생 회로(13u)는 각 라인에 있어서 H 카운터(13a)가 64화소를 카운트할 때마다 원화상 판독 요청을 출력한다. 한편, 판독 요청 발생 회로(13v)는 V 카운터(13m)가 7라인을 카운트하고 또한 H 카운터(13a)가 640화소를 카운트할 때마다, 썸네일 판독 요청을 출력한다. 썸네일 판독 요청은 소정 라인에 있어서의 10회째의 원화상 판독 요청과 동시에 출력된다.
SDRAM(44)에 1화면분의 원화상 데이타 및 썸네일 화상 데이타가 얻어지면, 도 1에 도시한 JPEG 압축/신장 회로(48)가 메모리 제어 회로(40)에 대해 기록 요청 및 판독 요청을 제공한다. 기록 요청은 원화상 데이타 및 썸네일 화상 데이타의 버퍼(46)에의 기록을 요구하는 요청이고, 판독 요청은 JPEG 압축/신장 회로(48)에 의해 압축되고 버퍼(50)에 기록된 압축 데이타의 판독을 요구하는 것이다. 따라서, 기록 요청, 판독 요청의 순으로 각각의 요청이 제공된다.
조정 회로(40a)는 RS-FF 회로(40d)를 통해 기록 요청을 받고, 대응하는 스타트 신호를 처리 회로(40f)에 제공한다. 도 6에 도시한 버퍼 제어 회로(40g)는 칩 셀렉트 신호 CS2를 로우 레벨로 하고, SDRAM 제어 회로(40h)는 상술과 동일한 요령으로 SDRAM(44)으로부터 원화상 데이타를 판독한다. 판독된 원화상 데이타는 D-FF 회로(40r∼40v) 및 3상태 버퍼(40p)를 거쳐서 버퍼(46)로 출력된다. 버퍼 제어 회로(40g)는 또한 어드레스 신호 및 기록 인에이블 신호를 버퍼(46)로 출력한다. 이것에 의해, 원화상 데이타가 버퍼(58)의 소정 어드레스에 기록된다.
JPEG 압축/신장 회로(48)는 버퍼(46)에 기록된 원화상 데이타에 JPEG 압축을 실시하고, 압축 데이타를 버퍼(50)에 기록한다. 이와 같이 하여 버퍼(50)에 저장된 압축 데이타는 JPEG 압축/신장 회로(48)로부터의 판독 요청에 응답하여 메모리 제어 회로(40)에 의해 판독되고, 재차 SDRAM(44)에 기록된다.
즉, RS-FF 회로(40e)를 통해 입력되는 판독 요청에 응답하여, 조정 회로(40a)가 소정의 스타트 신호를 처리 회로(40f)로 입력한다. 이것을 받아, 도 6의 버퍼 제어 회로(40g)가 칩 셀렉트 신호 CS3을 로우 레벨로 하고, 어드레스 신호를 버퍼(50)로 출력한다. 또한, SDRAM 제어 회로(40h)가 3상태 버퍼(40q)를 온 상태로 하고, 어드레스 신호, RAS 신호 및 CAS 신호를 소정의 타이밍으로 SDRAM(44)에 입력한다. 이것에 의해, 버퍼(50)에 저장된 압축 데이타가 SDRAM(44)의 소정 어드레스에 저장된다.
이러한 처리는 썸네일 화상 데이타에 대해서도 실시되고, 이 결과, 원화상 및 썸네일 화상의 양쪽의 1화면분의 압축 데이타가 SDRAM(44) 내에 얻어진다.
CPU(56)는 이 압축 데이타를 버스 브릿지(bridge)(52) 및 버스(54)를 통해 수신하고, DRAM(58)에 기록한다. CPU(56)는 그 후, 이 압축 데이타를 I/F 회로(60)를 통해 메모리 카드(66)에 기록한다.
이 실시예에 따르면, 8라인분의 원화상 데이타의 SDRAM(44)에의 기록이 완료할 때마다, 관련하는 1라인분의 썸네일 화상 데이타를 SDRAM(44)에 기록하도록 하였기 때문에, 1화면분의 원화상 데이타 및 1화면분의 썸네일 화상 데이타의 기록을 1프레임 기간 내에 완료할 수 있다. 또한, 메모리 제어 회로(40)의 처리 속도는 24㎒이며, 신호 처리 회로(18)의 처리 속도의 4배이다. 이 때문에, SDRAM(44)에의 원화상 데이타 및 썸네일 화상 데이타의 기록과 병행하여, 이들 데이타의 압축 처리 및 메모리 카드(66)에의 기록 처리가 가능해진다. 이 결과, 각 프레임의 원화상 데이타 및 썸네일 화상 데이타를 연속하여 기록하는 처리와 병행하여, 각 프레임의 압축 데이타를 메모리 카드(66)에 연속하여 기록할 수 있다. 다시 말하면, 복수 프레임의 오리지널 정지 화상으로 이루어지는 오리지널 동화상 및 복수 프레임의 썸네일 정지 화상으로 이루어지는 썸네일 동화상을 메모리 카드(66)에 기록할 수 있다.
또, 이 실시예에서는, 수평 블랭킹 기간을 이용하여 썸네일 화상 데이타를 1라인씩 SDRAM(44)에 기록하도록 하였지만, SDRAM(44)으로의 썸네일 화상 데이타의 기록은 복수 라인마다 행하여도 좋다. 이 경우, 썸네일 영역의 용량을 복수 라인분의 썸네일 화상 데이타를 저장할 수 있도록 확장할 필요가 있다. 또한, 썸네일 영역의 용량을 80화소×60라인까지 확장하고, 수직 블랭킹 기간에 1화면분의 썸네일 화상 데이타를 통합하여 SDRAM(44)에 기록하도록 하여도 좋다.
또한, 본 발명에서는 프로그래시브 스캔 방식의 CCD 이메이져를 이용하여 설명하였지만, 본 발명은 래스터 스캔 방식의 모든 이미지 센서를 이용하는 디지탈 카메라에 적용할 수 있다. 이 때문에, 프로그래시브 스캔 방식을 대신하여 인터레이스(interlace) 스캔 방식을 채용하여도 좋고, 또한, CCD 이메이져를 대신하여 CMOS 이미지 센서를 채용하여도 좋다.
또한, 메모리 카드로서는 SSFDC(Solid State Floppy Disk Card)를 비롯한 각종 카드를 이용할 수 있다. 또한, 이 실시예에서는 R, G 및 B이 모자이크형으로 배열된 원색 필터를 이용하여 설명하였지만, Ye, Cy, Mg 및 G이 모자이크형으로 배열된 보색 필터를 이용하여도 좋다. 또한, 메인 메모리는 버스트 전송이 가능한 한 SDRAM 이외의 것을 이용하여도 좋다.
본 발명이 상세히 설명되고 도시되었지만, 그것은 단순한 도해 및 일례로서 이용한 것으로, 한정적으로 해석되어서는 안되는 것은 명백하며, 본 발명의 정신 및 범위는 첨부된 클레임의 문언에 의해서만 한정된다.
도 1은 본 발명의 일 실시예를 나타낸 블럭도.
도 2는 타이밍 제너레이터의 일부를 나타낸 블럭도.
도 3은 버퍼를 나타낸 도면.
도 4는 도 1의 실시예의 동작의 일부를 나타낸 타이밍도.
도 5는 메모리 제어 회로를 나타낸 블럭도.
도 6은 도 5의 실시예의 일부를 나타낸 블럭도이다.
도 7은 도 1의 실시예의 동작의 다른 일부를 나타낸 타이밍도.
도 8은 도 1의 실시예의 동작의 그 밖의 일부를 나타낸 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 디지탈 카메라
12 : CCD 이메이져
13 : 타이밍 제너레이터
18 : 신호 처리 회로
20a∼20d, 22a∼22d, 24a∼24e, 26a∼26e, 28, 30, 32, 34 : D-FF 회로
36 : 버퍼
40 : 메모리 제어 회로
44 : SDRAM
56 : CPU
66 : 메모리 카드

Claims (12)

  1. 디지탈 카메라에 있어서,
    피사체를 촬영하여 원화상 데이타를 래스터 스캔 방식으로 출력하는 촬영 수단;
    메인 메모리;
    상기 원화상 데이타를 상기 메인 메모리에 기록하는 원화상 기록 수단;
    상기 원화상 데이타에 기초하여 썸네일 화상 데이타를 생성하는 생성 수단;
    버퍼;
    상기 생성 수단으로부터 출력된 썸네일 화상 데이타를 상기 버퍼에 기록하는 제1 썸네일 기록 수단; 및
    제1 소정 라인분의 원화상 데이타가 상기 메인 메모리에 기록될 때마다 상기 버퍼에 저장된 썸네일 화상 데이타를 상기 메인 메모리에 기록하는 제2 썸네일 기록 수단
    을 포함하는 것을 특징으로 하는 디지탈 카메라.
  2. 제1항에 있어서,
    제2 소정 라인분의 썸네일 화상 데이타가 상기 제1 소정 라인분의 원화상 데이타에 관련되고,
    상기 버퍼는 상기 제2 소정 라인분의 썸네일 화상 데이타를 저장하는 썸네일 영역을 포함하는 것을 특징으로 하는 디지탈 카메라.
  3. 제1항에 있어서,
    상기 원화상 데이타의 수평 방향에 있어서의 화소수를 카운트하여 수평 카운트치를 출력하는 수평 카운터; 및
    상기 원화상 데이타의 수직 방향에 있어서의 라인수를 카운트하여 수직 카운트치를 출력하는 수직 카운터
    를 더 포함하는 것을 특징으로 하는 디지탈 카메라.
  4. 제3항에 있어서,
    상기 생성 수단은 상기 수평 카운트치 및 상기 수직 카운트치에 기초하여 상기 원화상 데이타로부터 소정의 화소 데이타를 추출하는 추출 수단을 포함하는 것을 특징으로 하는 디지탈 카메라.
  5. 제4항에 있어서,
    상기 추출 수단은 상기 원화상 데이타를 소정 화소수씩 시프트시키는 복수의 레지스터, 및
    상기 수평 카운트치 및 상기 수직 카운트치에 기초하여 상기 복수의 레지스터를 간헐적으로 능동화하는 능동화 수단
    을 포함하는 것을 특징으로 하는 디지탈 카메라.
  6. 제3항에 있어서,
    상기 제1 썸네일 기록 수단은 상기 수평 카운트치 및 상기 수직 카운트치에 기초하여 상기 썸네일 화상 데이타를 상기 버퍼에 기록하는 데이타 기록 수단을 포함하는 것을 특징으로 하는 디지탈 카메라.
  7. 제3항에 있어서,
    상기 제1 썸네일 기록 수단은, 상기 수직 카운터가 상기 제1 소정 라인에 상당하는 라인수를 카운트하고 또한 상기 수평 카운터가 상기 원화상 데이타의 수평 화소수를 카운트하였을 때, 상기 썸네일 화상 데이타의 판독 요구를 출력하는 요구 출력 수단을 포함하는 것을 특징으로 하는 디지탈 카메라.
  8. 제7항에 있어서,
    상기 제2 썸네일 기록 수단은 상기 판독 요구에 응답하여 상기 버퍼로부터 상기 썸네일 화상 데이타를 판독하는 썸네일 판독 수단을 포함하는 디지탈 카메라.
  9. 제1항에 있어서,
    상기 원화상 기록 수단은 상기 원화상 데이타를 소정 화소수씩 상기 버퍼에 기록하는 제1 원화상 기록 수단, 및
    상기 버퍼에 저장된 원화상 데이타를 상기 소정 화소수씩 상기 메인 메모리에 기록하는 제2 원화상 기록 수단
    을 포함하는 것을 특징으로 하는 디지탈 카메라.
  10. 제9항에 있어서,
    상기 버퍼는 적어도 상기 소정 화소수의 원화상 데이타를 저장하는 원화상 영역을 포함하는 것을 특징으로 하는 디지탈 카메라.
  11. 제1항에 있어서,
    상기 메인 메모리는 SDRAM인 것을 특징으로 하는 디지탈 카메라.
  12. 제1항에 있어서,
    상기 메인 메모리에 저장된 원화상 데이타 및 썸네일 화상 데이타를 기록 매체에 기록하는 기록 수단을 더 포함하는 것을 특징으로 하는 디지탈 카메라.
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