JP2006080853A - 信号処理回路 - Google Patents

Abstract

【課題】 より簡単な装置構成を用いて、撮像素子の画素配列とは異なる配列で出力されるカラー撮像信号を、画素配列と同じ配列に変換することができる信号処理装置を提供する。
【解決手段】 撮像素子１は、２次元に配列された画素のカラー撮像信号を、画素配列とは異なる順序で出力する。ラインメモリ２は、画素ごとにこのカラー撮像信号を保持する。メモリ制御部３は、ラインメモリ２から読み出されるカラー撮像信号の順序が、撮像素子１から出力された順序と異なる、後段の撮像処理部４において要求される順序となるように、ラインメモリ２に対する読み出しアドレスを生成する。また、メモリ制御部３は、読み出しアドレスに追従して、ラインメモリ２に対するカラー撮像信号の書き込みアドレスを生成する。
【選択図】 図１

Description

本発明は、撮像素子から出力されるカラー撮像信号に対して信号処理を行う信号処理回路に関し、特に撮像素子の画素配列とは異なる順番でカラー撮像信号を出力する撮像素子を用いた信号処理回路に関する。

ＣＣＤやＣＭＯＳセンサ等の撮像素子を用いてカラー撮像信号を得て、ディジタル信号として信号処理を行うディジタルカメラなどの撮像回路では、図１４に示されるようなベイヤ配列で色が配置されている撮像素子からカラー撮像信号が水平ライン毎に出力される。例えばディジタルカメラにおいて静止画撮影を行う場合、全カラー撮像信号を読み出し、自動露出制御、自動焦点制御等の制御処理を行う。

近年、ディジタルカメラにも動画撮影機能が求められている。撮像素子で撮像したカラー撮像信号を上記のように水平ラインごとに読み出し、動画機能を実現する場合、読み出しに時間がかかり、テレビジョン信号と同程度の３０ｆｐ／ｓでの読み出しを実現することが困難である。動画機能を実現するために、水平方向に数ラインずつ間引いて読み出すことで、読み出しにかかる時間を短くする方式の撮像素子が提案されているが、必要な撮像データを間引くことになり、自動露出制御、自動焦点制御等の処理を行うのに適さない。

そこで、特許文献１に示されているように、水平方向および垂直方向を小ブロックに分割し、ブロック内ごとに同色のカラー撮像信号を加算することにより、必要なカラー撮像信号を間引かずに、データ数を削減する方式の撮像素子が提案されている。この撮像素子から、カラー撮像信号は以下のように出力される。図１５に示されるように、撮像素子において、カラー撮像信号を水平方向３画素、垂直方向３画素ずつのブロックに分け、各ブロックの中央行と中央列を除く、○印で囲まれた画素を加算する。図１５においてブロック１０１でＲ００＋Ｒ０２＋Ｒ２４＋Ｒ２６、ブロック１０２でＧｒ０３＋Ｇｒ０５＋Ｇｒ２７＋Ｇｒ２９、ブロック１０３でＧｂ３６＋Ｇｂ３８＋Ｇｂ６０＋Ｇｂ６２、ブロック１０４でＢ３９＋Ｂ４１＋Ｂ６３＋Ｂ６５・・・と色ごとに加算された結果が求められる。

撮像素子において加算されたカラー撮像信号は、図１６に示されるように、ブロック１０１、ブロック１０２、ブロック１０３、ブロック１０４、ブロック１０５、ブロック１０６、ブロック１０７、ブロック１０８・・・の順に出力される。このように水平方向および垂直方向に各色ごとに加算処理を行うことにより、撮像素子から出力されるカラー撮像信号の数を水平方向に１／３、垂直方向に１／３、合計１／９に少なくすることができ、動画時のような高速の読み出しに対応が可能となる。
特開平１１−２３４６８８号公報

しかし、上記の撮像素子より出力されるカラー撮像信号は、図１４に示される、水平方向に１ラインずつ出力する撮像素子の画素配列とは異なる順番で後段の処理回路に入力されるため、撮像素子の画素配列の順番でカラー撮像信号を処理することを前提にした信号処理装置をそのまま使用することができないという問題があった。

そこで、撮像素子から出力されるカラー撮像信号をメモリに保持し、カラー撮像信号の順序を入れ替えることにより、画素配列を変換する回路が用いられていた。図１７は、画素配列を変換する信号処理回路の構成を示すブロック図である。図において撮像素子１１０は、図１６に示される順番でカラー撮像信号を出力する。ラインメモリ１１１および１１２は、撮像素子１１０から出力されるカラー撮像信号をそれぞれ１水平期間分保持する。ラインメモリ１１１は、撮像素子１１０から出力される奇数番目のラインのカラー撮像信号を保持し、ラインメモリ１１２は偶数番目のラインのカラー撮像信号を保持する。メモリ制御部１１３は、ラインメモリ１１１および１１２に対するカラー撮像信号の書き込みおよび読み出しを制御する。撮像処理部１１４は、ラインメモリ１１２からベイヤ形式に変換されて読み出されたカラー撮像信号を用いて、自動露出制御や自動焦点制御等の制御を行う。

メモリ制御部１１３は、ラインメモリ１１１にカラー撮像信号を書き込んでいる期間においては、ラインメモリ１１２に書き込まれたカラー撮像信号を、撮像素子１１０の画素配列の順番になるように読み出す。また、これとは逆にラインメモリ１１２にカラー撮像信号を書き込んでいる期間においては、ラインメモリ１１１に書き込まれたカラー撮像信号を、撮像素子１１０の画素配列になるように読み出す。例えば、図１６に示されるブロック１０１〜ブロック１０８によって１ライン分のカラー撮像信号が構成されている場合には、ブロック１０１，１０２，１０５，１０６，１０３，１０４，１０７，１０８の順でカラー撮像信号が読み出される。

このように、図１７に示される構成においては、１ライン分の撮像素子を保持する２つのラインメモリの動作を書き込みと読み出しとでラインごとに交互に切り替えることにより、配列を変換するようになされる。

しかしながら、図１７に示される構成の従来の信号処理装置においては、１水平期間内に撮像素子１１０から読み出される１ライン分のカラー撮像信号のデータ量の２倍のメモリ容量が必要であった。

本発明は、上述した課題に鑑みてなされたものであって、より簡単な装置構成を用いて、撮像素子の画素配列とは異なる配列で出力されるカラー撮像信号を、画素配列と同じ配列に変換することができる信号処理装置を提供することを目的とする。

本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、２次元に配列された画素の画素信号を第１の順序で出力する撮像素子と、前記画素ごとに前記画素信号を保持するメモリと、前記メモリから読み出される前記画素信号の順序が、前記撮像素子上で前記第１の順序と異なる第２の順序となるように、前記メモリに対する読み出しアドレスを生成すると共に、該読み出しアドレスに追従して、前記撮像素子からの画素信号が書き込まれる書き込みアドレスを生成するメモリ制御部とを具備することを特徴とする信号処理回路である。

請求項２に記載の発明は、請求項１に記載の信号処理回路において、前記メモリ制御部は、前記第２の順序として、前記画素信号を処理する後段の処理回路において要求される順序を用いて前記読み出しアドレスを生成することを特徴とする。

請求項３に記載の発明は、請求項１に記載の信号処理回路において、前記撮像素子は、ベイヤ配列の色フィルタが貼付された受光面を具備することを特徴とする。

請求項４に記載の発明は、請求項１に記載の信号処理回路において、前記メモリ制御部は、前記読み出しアドレスと前記書き込みアドレスとを異なる周波数で発生させることを特徴とする。

本発明によれば、より簡単な装置構成を用いて、撮像素子の画素配列とは異なる配列で出力されるカラー撮像信号を、画素配列と同じ配列に変換することができる信号処理装置を提供するという効果が得られる。

以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の第１の実施形態による信号処理回路の構成を示すブロック図である。以下、図中の各構成について説明する。撮像素子１は、２次元のベイヤ配列の色フィルタが貼付された受光面を備えている。図２は、ベイヤー配列の水平方向および垂直方向の複数画素によって１ブロックが構成される撮像素子１のカラー撮像信号（画素信号）の配列をブロックごとに示している。この撮像素子１は、図１５に示されるような画素を色ごとに加算した結果を出力する。

図２と図１５との対応関係は、例えば図１５に示されるブロック１０１が図２のＢＬＫ１に対応し、ブロック１０２がＢＬＫ３に対応するようになっている。ＢＬＫ１においてカラー撮像信号のＲ成分を加算し、ＢＬＫ２においてカラー撮像信号のＧｂ成分を加算し、ＢＬＫ３においてカラー撮像信号のＧｒ成分を加算し、ＢＬＫ４においてカラー撮像信号のＢ成分を加算するというように、各ブロックにおいて加算が行われる。また、各ブロックにおける数字は、加算された結果が撮像素子から出力される順番を示している。すなわち、撮像素子１からは、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３・・・の順番でカラー撮像信号が出力される。

図１に戻り、ラインメモリ２は、撮像素子１から出力されるカラー撮像信号を１水平期間分保持する。ラインメモリ２にはカラー撮像信号の書き込み用クロックＷＣＬＫと、読み出し用のクロックＲＣＬＫとが供給される。本実施形態においては、書き込み用のクロックと読み出し用のクロックのクロック周波数が等しい場合について説明する。メモリ制御部３はラインメモリ２によるカラー撮像信号の書き込みと読み出しを制御する。撮像処理部４は、ラインメモリ２からベイヤ形式に変換されて読み出されたカラー撮像信号を用いて、自動露出制御や自動焦点制御等の制御を行う。ラインメモリ２は、撮像素子１から出力されるカラー撮像信号を、メモリ制御部３に従って、順次、保持し、この保持したカラー撮像信号を、撮像処理部４が要求する所定の順に読み出すことにより、ベイヤ形式に変換する。

図３は、ラインメモリ２に対するカラー撮像信号の書き込みおよび読み出し用のアドレス制御に係るメモリ制御部３の構成を示すブロック図である。図３（ａ）において、アドレス発生器３１は所定のクロックに同期して動作し、ラインメモリ２のアドレスを発生する。このアドレスはラインメモリ２の読み出しアドレスとして用いられる。また、この読み出しアドレスを示す信号は遅延回路３２に入力され、遅延回路３２によって所定期間だけ遅延させられて出力される。遅延回路３２から出力された信号は、ラインメモリ２の書き込みアドレスとして用いられる。

図３（ｂ）は、メモリ制御部３の、アドレス制御に係る他の構成例を示すブロック図である。図３（ｂ）においては２つのアドレス発生器３１ａおよび３１ｂが設けられている。アドレス発生器３１ａはラインメモリ２の読み出しアドレスを発生し、アドレス発生器３１ｂはラインメモリ２の書き込みアドレスを発生し、それぞれ共通のクロックに同期して動作する。タイミング調整器３３は、同一時点におけるラインメモリ２の読み出しアドレスと書き込みアドレスが重ならないように、アドレス発生器３１ａおよび３１ｂによるアドレス発生のタイミングを制御する。なお、本実施形態におけるメモリ制御部３の構成は、図３（ａ）および（ｂ）のどちらでもよい。

次に、本実施形態による信号処理回路の動作について説明する。なお、以下の説明において、撮像素子１より出力される１水平ラインを撮像ラインとする。下記において３撮像ライン目と記している場合、そのラインは、撮像素子１より出力される３番目の水平ラインを示す。また、ラインメモリ２より出力され、撮像処理部４において処理される１水平ライン（図２における行方向の１ライン）を処理ラインとする。

図４〜図６は、水平同期信号、ラインメモリ２に入力されるカラー撮像信号（入力撮像信号）、メモリ制御部３によって発生されるラインメモリ２の書き込みアドレス、読み出しアドレス、およびラインメモリ２から読み出されて出力されるカラー撮像信号（出力撮像信号）の各推移を示すタイミングチャートである。図４に示されるように、撮像素子１によって撮像された１撮像ライン目のカラー撮像信号はラインメモリ２にアドレスの先頭から順次、格納される。

図５に示されるように２撮像ライン目については、ラインメモリ２に書き込まれた１撮像ライン目のカラー撮像信号が、ベイヤ形式になるようにラインメモリ２から読み出される。すなわち、ラインメモリ２は、アドレス０、２、４、６、８、１０に保持しているカラー撮像信号を読み出し、続いてアドレス１、３、５、７、９、１１に保持しているカラー撮像信号を読み出し、この順でカラー撮像信号を後段の撮像処理部４へ出力する。また、ラインメモリ２は、カラー撮像信号を読み出した直後に、読み出した同じアドレスに２撮像ライン目のカラー撮像信号を書き込む。

図６に示されるように３撮像ライン目においても同様に、ラインメモリ２に書き込まれた２撮像ライン目のカラー撮像信号が、ベイヤ形式になるようにラインメモリ２から読み出される。すなわち、ラインメモリ２は、アドレス０、４、８、１、５、９に保持しているカラー撮像信号を読み出し、続いてアドレス２、６、１０、３、７、１１に保持しているカラー撮像信号を読み出し、この順でカラー撮像信号を撮像処理部４へ出力する。また、ラインメモリ２は、カラー撮像信号を読み出した直後に、読み出した同じアドレスに３撮像ライン目のカラー撮像信号を書き込む。

上記の処理を繰り返すことにより、撮像素子１の画素配列とは異なる順番で入力されるカラー撮像信号を１撮像ライン分のみ保持する構成で、カラー撮像信号をベイヤ形式に変換することができる。

次に、上記の処理を実現するためのメモリ制御部３の動作を、図７のフローチャートを用いて説明する。図７に登場するアドレスは、メモリ制御部３がラインメモリ２に対して発生するアドレス（ここでは読み出しアドレスとする）を示す。アドレス差は、次のカラー撮像信号を保持するアドレスとの差分を示す。ｎは、撮像素子１より出力される撮像ラインの１ライン中に含まれる、撮像処理部４に送られる処理ライン数を示す。図２においては２となる。ＭＡＸは、ラインメモリ２に保持されるカラー撮像信号のアドレスの最大値を示す。図２においては１１となる。

以下、図７を用いてメモリ制御部３の動作を説明する。信号処理回路の起動直後の状態においては、アドレス差は１であり、アドレスは０である（ステップＳ１）。このアドレスは、図４の１撮像ライン目の最初のカラー撮像信号が入力されるラインメモリ２のアドレスを示す。続いて、メモリ制御部３はアドレス差がＭＡＸよりも小さいかどうか判定する（ステップＳ２）。アドレス差がＭＡＸ以上であった場合には、メモリ制御部３は、現在保持しているアドレス差からＭＡＸを減算した値を新たなアドレス差とし（ステップＳ３）、ステップＳ２の判定を再度行う。

アドレス差がＭＡＸよりも小さかった場合には、メモリ制御部３は、アドレスがＭＡＸ以下であるかどうか判定する（ステップＳ４）。アドレスがＭＡＸよりも大きかった場合には、メモリ制御部３は、現在保持しているアドレス差からＭＡＸを減算した値を新たなアドレス差とし（ステップＳ５）、ステップＳ４の判定を再度行う。アドレスがＭＡＸ以下であった場合には、メモリ制御部３は、現在保持しているアドレスを読み出しアドレスとしてラインメモリ２へ出力する（ステップＳ６）。

続いて、メモリ制御部３は、１撮像ライン分の処理が終了したかどうか判定する（ステップＳ７）。１撮像ライン分の処理が終了していない場合には、メモリ制御部３は、現在保持しているアドレスにアドレス差を加算した値を新たなアドレスとし（ステップＳ８）、ステップＳ４の判定を再度行う。一方、１撮像ライン分の処理が終了した場合には、メモリ制御部３は、１フィールド分の処理が終了したかどうか判定する（ステップＳ９）。１フィールド分の処理が終了した場合には、ステップＳ１に戻り、アドレスおよびアドレス差を初期化する。１フィールド分の処理が終了していない場合には、メモリ制御部３は、保持しているアドレスを初期化し、現在保持しているアドレス差にｎを乗算した値を新たなアドレス差とし（ステップＳ１０）、ステップＳ２の判定を再度行う。

以下、図４〜図７を参照して、メモリ制御部３によるアドレスの発生について説明する。１撮像ライン目においてメモリ制御部３は、アドレス値が０、アドレス差が１の状態で動作を開始する（ステップＳ１）。この場合、ステップＳ６においてメモリ制御部３は現在のアドレス値を読み出しアドレスとしてラインメモリ２へ出力し、ステップＳ８においてアドレス値を順次１ずつカウントアップする。アドレス値が１１になった場合には、１ライン分の処理が終了し、ステップＳ１０へ進み、アドレス値が０、アドレス差が２となる。

２撮像ライン目においては、Ｓ８においてアドレス値が順次、２ずつカウントアップされ、アドレス値が１２になったとき、ステップＳ４を経てステップＳ５において、アドレス値が１となる。その後、ステップＳ８においてメモリ制御部３はアドレス値を再度２ずつカウントアップし、アドレス値が１１になった場合には、１ライン分の処理が終了し、ステップＳ１０へ進み、アドレス値が０、アドレス差が４となる。メモリ制御部３は、３撮像ライン目以降も同様の演算を繰り返し、アドレス値を順次発生する。

なお、上述した動作において、メモリ制御部３の構成が図３（ａ）に示される構成である場合には、メモリ制御部３は、図７に示される動作に従ってラインメモリ２の読み出しアドレスを発生してラインメモリ２へ出力すると共に、読み出しアドレスを所定期間だけ遅延させて、書き込みアドレスとしてラインメモリ２へ出力する。また、メモリ制御部３の構成が図３（ｂ）に示される構成である場合には、メモリ制御部３のアドレス発生器３１ａおよび３１ｂは、図７に示される動作に従って、それぞれラインメモリ２の読み出しアドレスおよび書き込みアドレスを発生し、ラインメモリ２へ出力する。

本実施形態においては、書き込み用のクロックと読み出し用のクロックのクロック周波数が等しい場合について説明したが、書き込み用のクロックと読み出し用のクロックのクロック周波数を変え、撮像素子の動作周波数と読み出し先回路の動作周波数を変えてもよい。

上述した本実施形態においては、ラインメモリ２に保持された前撮像ラインのカラー撮像信号を、その形式を変換して読み出す際に、読み出し処理においてカラー撮像信号が読み出される領域と同一の領域に、入力されたカラー撮像信号を順次、書き込む。これを実現した本実施形態による信号処理回路は、撮像素子１より出力される１撮像ライン分のデータを保持するメモリと、このメモリから読み出されるカラー撮像信号の各画素の信号の順序が、撮像素子１から出力されたカラー撮像信号の各画素の信号の順序と異なる順序となるように、メモリに対する読み出しアドレスを発生すると共に、その読み出しアドレスに対応した領域からカラー撮像信号が読み出された後に空き領域となった領域に、撮像素子１から出力されたカラー撮像信号を書き込むための、メモリに対する書き込みアドレスを、読み出しアドレスに追従して発生するアドレス発生手段とを備えたことにより、撮像素子１の画素配列とは異なる配列で出力されるカラー撮像信号を、より簡易な構成を用いて、画素配列と同じ配列に変換することができる。

次に、本発明の第２の実施形態について説明する。図８は、本実施形態による信号処理回路の構成を示すブロック図である。撮像素子１１は、２次元のベイヤ配列の色フィルタが貼付された受光面を備えている。ラインメモリ１２は、撮像素子１１から出力されるカラー撮像信号を１水平期間分保持する。ラインメモリ１２にはカラー撮像信号の書き込み用クロックＷＣＬＫと、読み出し用のクロックＲＣＬＫとが供給される。本実施形態においては、書き込み用のクロックと読み出し用のクロックのクロック周波数が等しい場合について説明する。メモリ制御部１３およびメモリ制御部１４はラインメモリ１２によるカラー撮像信号の書き込みおよび読み出し用のアドレスを発生する。

撮像処理部１５は、ラインメモリ１２からベイヤ形式に変換されて読み出されたカラー撮像信号を用いて、自動露出制御や自動焦点制御等の制御を行う。ラインメモリ１２は、撮像素子１１から出力されるカラー撮像信号を、メモリ制御部１３および１４によって発生されるアドレスに従って、順次、保持し、この保持したカラー撮像信号を、撮像処理部１５が要求する所定の順に読み出すことにより、ベイヤ形式に変換する。

次に、本実施形態による信号処理回路の動作について、図１５に示されるブロックを図１６のように読み出す場合を例にとり、説明する。図９〜図１０は、水平同期信号、ラインメモリ１２に入力されるカラー撮像信号（入力撮像信号）、メモリ制御部１３によって発生されるアドレス１、メモリ制御部１４によって発生されるアドレス２、ラインメモリ１２の書き込みアドレス、読み出しアドレス、およびラインメモリ１２から読み出されて出力されるカラー撮像信号（出力撮像信号）の各推移を示すタイミングチャートである。

図９〜図１０におけるアドレス１は、メモリ制御部１３によって生成される。アドレス１は図７に示されるアドレスの発生方法に従って発生することができる。この場合、初期のアドレスを０、アドレス差を２、ｎを２、ＭＡＸを１８に設定する。また、メモリ制御部１４によって生成されるアドレス２も同様に、初期のアドレスを１、アドレス差を２、ｎを２、ＭＡＸを１９に設定することにより発生することができる。また、アドレス１、アドレス２のアドレスの演算は２画素に一度行われる。生成されたアドレス１、アドレス２を１画素ごとに切り替えることにより、ベイヤ形式でカラー撮像信号を出力することができる。

図９に示されるように、撮像素子１１によって撮像された１撮像ライン目のカラー撮像信号はラインメモリ１２にアドレスの先頭から順次、格納される。

図１０に示されるように２撮像ライン目については、ラインメモリ１２に書き込まれた１撮像ライン目のカラー撮像信号が、ベイヤ形式になるようにラインメモリ１２から読み出される。すなわち、ラインメモリ１２は、アドレス０、１、４、５、８、９・・・に保持しているカラー撮像信号を読み出し、この順でカラー撮像信号を後段の撮像処理部１５へ出力する。また、ラインメモリ１２は、カラー撮像信号を読み出した直後に、読み出した同じアドレスに２撮像ライン目のカラー撮像信号を書き込む。

上記の処理を繰り返すことにより、撮像素子１１の画素配列とは異なる順番で入力されるカラー撮像信号を１撮像ライン分のみ保持する構成で、カラー撮像信号をベイヤ形式に変換することができる。

本実施形態においては、図１５に示されるように奇数ラインにＲ、Ｇｒが入力され、偶数ラインにＧｂ、Ｂが入力された例について示したが、撮像素子１１の画素配列によって動作が限定されるものではない。また、撮像素子１１に原色フィルタを配置した例について示したが、図１３に示されるような配列の補色フィルタを配置してもよい。また、図２の例ではｎ＝２の場合について示したが、図１１の例のようにｎ＝２以外の場合にも適用が可能である。また、本実施形態においては、水平方向に２画素、垂直方向に２画素繰り返して出力する方法を、図１５に示される画素配列に適用した場合の説明を行ったが、２画素に限定されるものではない。

また図２のように、垂直方向に数処理ラインずつ繰り返してカラー撮像信号が出力される方式について説明を行ったが、図１２に示されるように、カラー撮像信号がある規則性を持った形式で入力され、それを変換する場合などにも適用できる。また書き込み用のクロックと読み出し用のクロックの周波数が等しい場合について説明を行ったが、両者のクロック周波数が異なっていてもよい。また、撮像素子内で複数画素を加算する場合に関して説明したが、画素加算機能の有無に限定されるものではない。

上述した本実施形態によれば、アドレスを発生する２つのメモリ制御部１３および１４を設けることにより、カラー撮像信号を、図２に示されるような垂直方向に数ラインずつ繰り返す形式で出力する撮像素子だけではなく、水平方向、垂直方向ともに繰り返す形式で出力される撮像素子にも対応することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。

本発明の第１の実施形態による信号処理装置の構成を示すブロック図である。 同第１の実施形態による信号処理装置が備える撮像素子１のカラー撮像信号の配列を示す参考図である。 同第１の実施形態による信号処理装置が備えるメモリ制御部３の構成を示す参考図である。 同第１の実施形態による信号処理装置の動作に係る各信号のタイミング図である。 同第１の実施形態による信号処理装置の動作に係る各信号のタイミング図である。 同第１の実施形態による信号処理装置の動作に係る各信号のタイミング図である。 同第１の実施形態による信号処理装置が備えるメモリ制御部３の動作を示すフローチャートである。 本発明の第２の実施形態による信号処理回路の構成を示すブロック図である。 同第２の実施形態による信号処理装置の動作に係る各信号のタイミング図である。 同第２の実施形態による信号処理装置の動作に係る各信号のタイミング図である。 同第２の実施形態におけるカラー撮像信号の順序を示す参考図である。 同第２の実施形態におけるカラー撮像信号の順序を示す参考図である。 補色フィルタの色の配置を示す参考図である。 ベイヤ配列における色の配置を示す参考図である。 カラー撮像信号の削減方法を説明するための参考図である。 撮像素子からのカラー撮像信号の読み出しの順番を説明するための参考図である。 撮像素子から出力されるカラー撮像信号の順序を入れ替える従来の信号処理回路の構成を示すブロック図である。

符号の説明

１，１１，１１０・・・撮像素子、２，１２，１１１，１１２・・・ラインメモリ、３，１３，１４，１１３・・・メモリ制御部、４，１５，１１４・・・撮像処理部、３１，３１ａ，３１ｂ・・・アドレス発生器、３２・・・遅延回路、３３・・・タイミング調整器。

Claims (4)

1. ２次元に配列された画素の画素信号を第１の順序で出力する撮像素子と、
   前記画素ごとに前記画素信号を保持するメモリと、
   前記メモリから読み出される前記画素信号の順序が、前記撮像素子上で前記第１の順序と異なる第２の順序となるように、前記メモリに対する読み出しアドレスを生成すると共に、該読み出しアドレスに追従して、前記撮像素子からの画素信号が書き込まれる書き込みアドレスを生成するメモリ制御部と、
   を具備することを特徴とする信号処理回路。
2. 前記メモリ制御部は、前記第２の順序として、前記画素信号を処理する後段の処理回路において要求される順序を用いて前記読み出しアドレスを生成することを特徴とする請求項１に記載の信号処理回路。
3. 前記撮像素子は、ベイヤ配列の色フィルタが貼付された受光面を具備することを特徴とする請求項１に記載の信号処理回路。
4. 前記メモリ制御部は、前記読み出しアドレスと前記書き込みアドレスとを異なる周波数で発生させることを特徴とする請求項１に記載の信号処理回路。
   
   

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