JP2001197509A

JP2001197509A - 撮像装置

Info

Publication number: JP2001197509A
Application number: JP2000005596A
Authority: JP
Inventors: Koji Kuriyama; 孝司栗山
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2000-01-14
Filing date: 2000-01-14
Publication date: 2001-07-19

Abstract

(57)【要約】【課題】１系統のＣＤＳ回路を有し回路規模を小さく
抑えた撮像装置を提供する。【解決手段】アレー状にかつ所定の光学的色配置をと
るように配置された光電変換により信号を発生する複数
の画素と、これらの画素からの信号を時系列的に読出
し、画素アレーの垂直方向２ライン分の信号より最終１
ライン分の色復調を行う信号処理回路を有する撮像装置
において、垂直方向２ラインの画素からの信号を前記最
終１ライン分の周期でジグザクに読み出すように画素を
制御する制御手段と、前記信号を１画素の周期分遅延さ
せて遅延信号を出力する遅延手段と、前記遅延信号と前
記信号を合成し合成信号を生成し、この合成信号より前
記光学的色配置に一致する色差信号を発生する信号処理
手段とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビデオカメラ等の
撮像装置に係わり、特にＣＭＯＳイメージセンサを利用
したカラービデオカメラに好適な撮像装置に関するもの
である。

【０００２】

【従来の技術】従来、ビデオカメラの撮像装置の撮像素
子としては、ＣＣＤ方式のイメージセンサ（以下、単に
ＣＣＤともいう）が多く使用されており、最も一般的に
は、フィールド色順次方式の撮像素子と信号処理方式が
使用されている。ところで、ＣＣＤはその素子構造が周
辺回路部とは異なる構造をしているため、周辺回路素子
とは別の工程により製造されている。

【０００３】これに対して、ＣＭＯＳから構成されるＣ
ＭＯＳセンサ方式のイメージセンサ（以下、単にＣＭＯ
Ｓイメージセンサともいう）がある。ＣＭＯＳイメージ
センサは、光電変換部である各画素部をフォトダイオー
ドと複数のＣＭＯＳトランジスタより構成するものであ
る。そのため、各画素部は、各画素を駆動するための例
えば、垂直（Ｖ）カウンタ、水平（Ｈ）カウンタや信号
処理回路などの周辺回路と同様に、簡単なＣＭＯＳ―Ｌ
ＳＩプロセスで製造することができる。いわゆる撮像素
子と周辺回路が同一のチップ上に形成することが可能で
あリ、小型でしかも低コストで製造できるという利点が
ある。

【０００４】また、ＣＭＯＳイメージセンサの場合、Ｃ
ＣＤと比較して、必要な電力量が極めて少ないことも特
徴となっている。しかし、ＣＭＯＳイメージセンサは、
ＣＣＤと比較して、雑音が多いことが知られており、こ
れに対して、光電変換部の出力信号を相関二重サンプリ
ング回路（ＣｏｒｒｅｌａｔｅＤｏｕｂｌｅＳａｍ
ｐｌｉｎｇ回路、以下単に、ＣＤＳ回路という）を通
すことによって、ノイズ低減を図っている。

【０００５】以下、添付図面を参照して、従来のＣＭＯ
Ｓイメージセンサを用いるフィールド色順次方式による
色信号処理を説明する。図７は、従来のＣＭＯＳイメー
ジセンサを用いた撮像装置の基本構成を示す図である。

【０００６】図７において、イメージセンサ部を構成す
る所定の個数の画素１１１〜１１４，１２１〜１２４、
１３１〜１３４、１４１〜１４４など（ここでは、４行
４列に配置された画素を例として表示してある）は、水
平（列方向）及び垂直（行方向）に規則的に配列されて
いる。それぞれの画素は、図示しない光電変換部と色フ
ィルタを有し所定の波長の光を検出し、光電変換するよ
うに構成されている。

【０００７】１行目の画素は、左端より、マゼンタ（Ｍ
ｇ）用の画素１１１、１１３と、緑色（Ｇ）用の画素１
１２、１１４とが交互に配列されている。２行目の画素
は、左端より、黄色（Ｙｅ）用の画素１２１、１２３
と、シアン（Ｃｙ）用の画素１２２，１２４とが交互に
配列されている。

【０００８】３行目の画素は、左端より、緑色（Ｇ）用
の画素１３１、１３３と、マゼンタ（Ｍｇ）用の画素１
３２，１３４とが交互に配列されている。４行目の画素
は、以下、偶数番目の列も同様であるが、２列目と同様
に、左端より、黄色（Ｙｅ）用の画素１４１、１４３
と、シアン（Ｃｙ）用の画素１４２，１４４とが交互に
配列されている。多数の画素が配列されている場合、上
記の１から４行までの色の配列が繰り返される。

【０００９】それぞれの画素１１１〜１１４，１２１〜
１２４、１３１〜１３４、１４１〜１４４などには、信
号を検出するためのスイッチングトランジスタ１１１０
〜１１４０、１２１０〜１２４０、１３１０〜１３４
０、１４１０〜１４４０などが接続されている。

【００１０】これら行毎のスイッチングトランジスタ１
１１０〜１１４０、１２１０〜１２４０、１３１０〜１
３４０、１４１０〜１４４０のゲートは、一括してＶカ
ウンタ／デコーダ３６に、それぞれ接続されており、こ
れより制御信号を供給される。１行目以下、奇数番目の
行にある画素のスイッチングトランジスタのソースは、
左端より順に、信号検出用のスイッチングトランジスタ
５１、５３、５５、５７、のドレインにそれぞれ接続さ
れている。スイッチングトランジスタ５１、５３、５
５、５７、のソースは、信号線３５にそれぞれ接続され
ており、ゲートはＨカウンタ／デコーダ３８にそれぞれ
接続されており、これより制御信号を供給される。

【００１１】２行目以下、偶数番目の行にある画素のス
イッチングトランジスタのソースは、左端より順に、信
号検出用のスイッチングトランジスタ５２、５４、５
６、５８、のドレインにそれぞれ接続されている。スイ
ッチングトランジスタ５２、５４、５６、５８、のソー
スは、信号線３７にそれぞれ接続されており、ゲートは
Ｈカウンタ／デコーダ３８にそれぞれ接続されており、
これより制御信号を供給される。信号線３５及び３７は
信号処理回路３０に接続されている。

【００１２】次に、撮像装置の色復調処理動作につい
て、説明する。まず、１行目と２行目のスイッチングト
ランジスタ１１１０〜１１４０、１２１０〜１２４０の
各ゲートにＶカウンタ／デコーダ３６より電圧が印加さ
れ、光の強度に応じた各画素１１１〜１１４、１２１〜
１２４に蓄積された電圧がとりだされ、Ｈカウンタ／デ
コーダ３８によって所定の周期Ｔｓで順次オンにされた
スイッチングトランジスタ５１、５３、５５，５７によ
り、各画素１１１〜１１４の信号は、信号線３５に供給
され、これと同じタイミングで、Ｈカウンタ／デコーダ
３８によって所定の周期で順次オンにされたスイッチン
グトランジスタ５２、５４、５６、５８により、各画素
１２１〜１２４の信号は、信号線３７に供給される。

【００１３】図８は、従来のＣＭＯＳイメージセンサを
用いた撮像装置における信号処理回路を示す構成図であ
る。ここで、信号線３５及び３７に供給された信号は、
それぞれ端子３１及び３２を通して、信号処理回路に３
０に供給される。図９は、従来のＣＭＯＳイメージセン
サを用いた撮像装置の信号処理回路における信号の形態
を示す図である。

【００１４】端子３１に供給される信号は、図９の
（ａ）に示すように、周期Ｔｓの、各画素１１１，１１
２，１１３，１１４からの色信号列、すなわちＭｇ，
Ｇ，Ｍｇ、Ｇ，…の列（以下、単に（ａ）の信号ともい
う）である。一方、端子３２に供給される信号は、図９
の（ｂ）に示すように周期Ｔｓの、各画素１２１，１２
２，１２３，１２４からの色信号列、すなわちＹｅ，Ｃ
ｙ，Ｙｅ、Ｃｙ，…の列（以下、単に（ｂ）の信号とも
いう）である。

【００１５】（ａ）の信号と（ｂ）の信号は加算器３３
により加算され、図９の（ｃ）に示すＭｇ＋Ｙｅ，Ｇ＋
Ｃｙ，Ｍｇ＋Ｙｅ，Ｇ＋Ｃｙ、…の信号列がえられる。
これは、第１フィールドのライン１の信号列である。こ
こで図９の（ｅ）は、周期Ｔｓのイネーブルパルスを示
す。

【００１６】次に、３行目と４行目のスイッチングトラ
ンジスタ１３１０〜１３４０、１４１０〜１４４０の各
ゲートにＶカウンタ／デコーダ３６より電圧が印加さ
れ、光の強度に応じた各画素１３１〜１３４、１４１〜
１４４に蓄積された電圧がとりだされ、Ｈカウンタ／デ
コーダ３８によって所定の周期Ｔｓで順次オンにされた
スイッチングトランジスタ５１、５３、５５，５７によ
り、各画素１３１〜１３４の信号は、信号線３５に供給
され、これと同じタイミングで、Ｈカウンタ／デコーダ
３８によって所定の周期で順次オンにされたスイッチン
グトランジスタ５２、５４、５６、５８により、各画素
１４１〜１４４の信号は、信号線３７に供給される。

【００１７】ここで、信号線３５及び３７に供給された
信号は、それぞれ端子３１及び３２を通して、信号処理
回路に３０に供給される。端子３１に供給される信号
は、図示されていないが、周期Ｔｓの、各画素１３１，
１３２，１３３，１３４からの色信号列、すなわちＧ，
Ｍｇ、Ｇ，Ｍｇ…の列である。一方、端子３２に供給さ
れる信号は、図示されていないが、周期Ｔｓの、各画素
１４１，１４２，１４３，１４４からの色信号列、すな
わちＹｅ，Ｃｙ，Ｙｅ、Ｃｙ，…の列である。

【００１８】上記の２種類の信号は加算器３３により加
算され、Ｇ＋Ｙｅ，Ｍｇ＋Ｃｙ，Ｇ＋Ｙｅ，Ｍｇ＋Ｃ
ｙ、…の信号列がえられる。これは、第１フィールドの
ライン２の信号列である。以下、図示しない５行以下の
画素についても、同様の合成を繰り返して、第１フィー
ルドの色差順次信号がえられ、端子３４より出力されて
後の所定の処理が行われる。

【００１９】第２フィールドについては、ライン１の信
号は、第２行の画素の出力信号と、第３行の画素の出力
信号を、上述した手順で合成すればえることができる。
ライン２の信号は、第４行と第５行の画素の出力信号を
合成すればえることができ、以下、同様に６行以下の画
素についても、同様の合成を繰り返して、第２フィール
ドの色差順次信号がえられる。

【００２０】

【発明が解決しようとする課題】ところで、撮像素子と
してＣＭＯＳイメージセンサを用いた場合、画素を構成
するＣＭＯＳによる固定雑音が大きいため、これをキャ
ンセルするために、相関二重サンプリング回路（ＣＤＳ
回路）を設ける必要がある。上述の色信号復調方式に、
これらのＣＤＳ回路を適用した場合、１ラインの信号を
えるのに、２行の画素の信号を同時に取出し合成するの
で、２系統のＣＤＳ回路を信号処理回路の前段に挿入内
蔵する必要がある。しかしながら、ＣＤＳ回路は、微小
なバラツキを補正する必要があるため、精度良く構成す
ることが重要であり、２系統内蔵することは製造上負荷
が重く、また、このため、撮像素子の素子面積も増大す
るため、小型化の阻害原因となり、これらの課題の解決
が求められていた。

【００２１】そこで本発明は、上記課題を解決し、ＣＭ
ＯＳイメージセンサを用いる撮像装置において、１系統
のＣＤＳ回路を有し回路規模を小さく抑えた撮像装置を
提供することを目的とする。

【００２２】

【課題を解決するための手段】上記目的を達成するため
の手段として、請求項１に記載の本発明の撮像装置は、
アレー状にかつ所定の光学的色配置をとるように配置さ
れた光電変換により信号を発生する複数の画素と、これ
らの画素からの信号を時系列的に読出し、画素アレーの
垂直方向２ライン分の信号より最終１ライン分の色復調
を行う信号処理回路を有する撮像装置において、垂直方
向２ラインの画素からの信号を前記最終１ライン分の周
期でジグザクに読み出すように画素を制御する制御手段
と、前記信号を１画素の周期分遅延させて遅延信号を出
力する遅延手段と、前記遅延信号と前記信号を合成し合
成信号を生成し、この合成信号より前記光学的色配置に
一致する色差信号を発生する信号処理手段とを有するこ
とを特徴とする撮像装置を提供しようとするものであ
る。

【００２３】また、上記目的を達成するための手段とし
て、請求項２に記載の本発明の撮像装置は、アレー状に
かつ所定の光学的色配置をとるように配置された光電変
換により信号を発生する複数の画素と、これらの画素か
らの信号を時系列的に読出し、画素アレーの垂直方向２
ライン分の信号より最終１ライン分の色復調を行う信号
処理回路を有する撮像装置において、１ラインの画素か
らの信号を前記最終１ライン分の半分の周期で順次読み
出すように画素を制御する制御手段と、前記１ラインの
画素からの信号を記憶し前記最終１ライン分の半分の周
期後に遅延ライン信号を出力するラインメモリと、前記
１ラインの次のラインの画素からの信号と前記遅延ライ
ン信号を加算して合成信号を生成記憶し、この合成信号
より前記光学的色配置に一致する色差信号を発生する信
号処理手段とを有することを特徴とする撮像装置を提供
しようとするものである。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照して詳細に説明する。（実施例１）図１は、本発明による撮像装置の第１実施
例を示す構成図である。図１には、表示の簡便さのため
に、４行４列の分の画素構成を有するＣＭＯＳイメージ
センサとその周辺回路が表示されている。実際には、エ
リアセンサの場合、縦横にそれぞれ所定数の画素が配列
されている。

【００２５】なお、実施例１にかかわる本発明の撮像装
置は、従来例のＣＭＯＳイメージセンサを用いた撮像装
置と比較して、周辺回路及び信号処理回路が異なるが、
画素部分は図７において説明したものと同様であるの、
煩雑さを避けるためその説明を省略する。

【００２６】図１において、それぞれの画素１１１〜１
１４，１２１〜１２４、１３１〜１３４、１４１〜１４
４などには、信号を検出するためのスイッチングトラン
ジスタ１１１０〜１１４０、１２１０〜１２４０、１３
１０〜１３４０、１４１０〜１４４０などが接続されて
いる。これら行毎のスイッチングトランジスタ１１１０
〜１１４０、１２１０〜１２４０、１３１０〜１３４
０、１４１０〜１４４０のゲートは、一括してＶカウン
タ／デコーダ１６に、それぞれ接続されている。

【００２７】１行目以下、各行にある画素のスイッチン
グトランジスタのソースは、左端より順に、ＣＤＳ回路
１７を通して、信号検出用のスイッチングトランジスタ
１９１〜１９４のドレインにそれぞれ接続されている。
スイッチングトランジスタ１９１〜１９４の各ソース
は、信号線９にそれぞれ接続されており、各ゲートはＨ
カウンタ／デコーダ１８にそれぞれ接続されている。信
号線９は信号処理回路１０に接続されている。次に、本
実施例１における撮像装置の色復調処理動作について、
説明する。

【００２８】第１フィールドのライン１に対応する１及
び２行の各画素を、図１中破線の矢印で示されるよう
に、左端より右方向に上から下にジグザグに走査して、
各画素から信号を取り出す。具体的には、Ｍｇ用画素１
１１、Ｙｅ用画素１２１、Ｇ用画素１１２、Ｃｙ用画素
１２２、Ｍｇ用画素１１３、Ｙｅ用画素１２３、…の順
で信号が読み出され、ＣＤＳ回路１７を通して、固定ノ
イズを削除され信号線９を通して信号処理回路１０に供
給される。信号の読出しは、通常の１ラインの信号読出
しの倍の速度（周期はＴｓ／２となる）で行われる。す
なわち、２行の画素からの信号を１ライン分の読出し時
間で読み出す。

【００２９】図２は、本発明による撮像装置の第１実施
例における信号処理回路を示す構成図である。図３は、
本発明による撮像装置の第１実施例の信号処理回路にお
ける信号の形態を示す図である。信号線９から端子１１
を通して供給された信号は、図３の（ａ）に示されてい
る（以下、単に（ａ）信号ともいう）。すなわち、周期
Ｔｓ／２を有し、Ｍｇ、Ｙｅ，Ｇ、Ｃｙ、Ｍｇ…の信号
列となっている。この（ａ）信号は、ディレーライン１
２及び加算器１３に供給される。

【００３０】ディレーライン１２に供給された（ａ）信
号は、周期Ｔｓ／２だけ遅延され、図３の（ｂ）に示さ
れる信号となる（以下、単に（ｂ）信号ともいう）。す
なわち、周期Ｔｓ／２を有し、Ｍｇ、Ｙｅ，Ｇ、Ｃｙ、
Ｍｇ…の信号列となっている（ここで、先頭のＭｇは
（ａ）信号の先頭のＭｇよりＴｓ／２遅れている）。デ
ィレーライン１２から（ｂ）信号が加算器１３に供給さ
れ、ここで、（ａ）信号と（ｂ）信号が加算され、図３
の（ｃ）に示される信号となる（以下、単に（ｃ）信号
ともいう）。すなわち、周期Ｔｓ／２を有し、Ｍｇ＋Ｙ
ｅ、Ｙｅ＋Ｇ，Ｇ＋Ｃｙ、Ｃｙ＋Ｍｇ、Ｍｇ＋Ｙｅ…の
信号列となっている。

【００３１】加算器１３からラインメモリ１４に（ｃ）
信号が、供給され、ここで一旦記憶され、周期Ｔｓのイ
ネーブルパルス（図３の（ｅ）に示す）がＨのとき、周
期Ｔｓ／２のクロック（図３の（ｆ）に示す）がＨのと
きに、読み出され、図３の（ｄ）に示される信号（以
下、単に（ｄ）信号という）として、出力端子１５よ
り、次の所定の処理回路に供給される。（ｄ）信号は、
周期Ｔｓを有し、Ｍｇ＋Ｙｅ，Ｇ＋Ｃｙ，Ｍｇ＋Ｙｅ、
Ｇ＋Ｃｙ，…の信号列、すなわち、第１フィールドのラ
イン１の色差信号列である。

【００３２】同様にして、第３及び第４行の画素からの
信号が、ジグザグに、Ｔｓ／２の周期で読み出され、信
号処理回路１０に供給され、第１フィールドのライン２
の色差信号列として、周期Ｔｓを有し、Ｇ＋Ｙｅ，Ｍｇ
＋Ｃｙ，Ｇ＋Ｙｅ、Ｍｇ＋Ｃｙ，…の信号列がえられ
る。これらの処理を、図示しない他の行の画素に適用し
て第１フィールドの他のラインが得られる。

【００３３】第２フィールドに関しては、第２行と第３
行の画素を、上述したと同様に走査して、最終的に信号
処理回路の出力として、ライン１として、Ｙｅ＋Ｇ，Ｃ
ｙ＋Ｍｇ，Ｙｅ＋Ｇ，Ｃｙ＋Ｍｇ，…の色差信号列がえ
られ、ライン２として、Ｙｅ＋Ｍｇ，Ｃｙ＋Ｇ，Ｙｅ＋
Ｍｇ，Ｃｙ＋Ｇ，…の色差信号列がえられる。以上の構
成とすれば、ＣＤＳ回路を１系統とすることができる。
これにより撮像素子の回路規模も小さく抑えることがで
きると、同時にＡ／Ｄコンバータ等の付加回路も１系統
にでき、撮像素子の出力端子数も低減することができ
る。

【００３４】（実施例２）図４は、本発明による撮像装
置の第２実施例を示す構成図である。図４には、実施例
１と同様、表示の簡便さのために、４行４列の分の画素
構成を有するＣＭＯＳイメージセンサとその周辺回路が
表示されている。実際には、エリアセンサの場合、縦横
にそれぞれ所定数の画素が配列されている。

【００３５】なお、実施例２にかかわる本発明の撮像装
置は、従来例のＣＭＯＳイメージセンサを用いた撮像装
置と比較して、周辺回路及び信号処理回路が異なるが、
画素部分は図７において説明したものと同様であるの
で、煩雑さを避けるためその説明を省略する。

【００３６】図４において、それぞれの画素１１１〜１
１４，１２１〜１２４、１３１〜１３４、１４１〜１４
４などには、信号を検出するためのスイッチングトラン
ジスタ１１１０〜１１４０、１２１０〜１２４０、１３
１０〜１３４０、１４１０〜１４４０などが接続されて
いる。これら行毎のスイッチングトランジスタ１１１０
〜１１４０、１２１０〜１２４０、１３１０〜１３４
０、１４１０〜１４４０のゲートは、行ごとに一括して
Ｖカウンタ／デコーダ２６に、それぞれ接続されてい
る。

【００３７】１行目以下、各行にある画素のスイッチン
グトランジスタのソースは、左端より順に、ＣＤＳ回路
１７を通して、信号検出用のスイッチングトランジスタ
１９１〜１９４のドレインにそれぞれ接続されている。
スイッチングトランジスタ１９１〜１９４の各ソース
は、信号線８にそれぞれ接続されており、各ゲートはＨ
カウンタ／デコーダ２８にそれぞれ接続されている。信
号線８は信号処理回路２０に接続されている。

【００３８】次に、本実施例２における撮像装置の色復
調処理動作について、説明する。第１フィールドのライ
ン１に対応する１及び２行の各画素を、Ｖカウンタ／デ
コーダ２６からの制御信号により、対応するスイッチン
グトランジスタをＯＮにすることにより、１行の左端よ
り右方向に順番に走査し、次に、２行の左端より右方向
に順番に走査し、各画素から信号を取出す。

【００３９】具体的には、１行目のＭｇ用画素１１１、
Ｇ用画素１１２、Ｍｇ用画素１１３、Ｇ用画素１１４、
…の順で信号が読み出され、次に２行目のＹｅ用画素１
２１、Ｃｙ用画素１２２、Ｙｅ用画素１２３、Ｃｙ用画
素１２４…の順で信号が読み出され、ＣＤＳ回路１７を
通して、固定ノイズを削除され信号線８を通して信号処
理回路２０に供給される。信号の読出しは、通常の１ラ
インの信号読出しの倍の速度（周期はＴｓ／２となる）
で行われる。すなわち、２行の画素の信号を、１ライン
の読出し時間で読み出す。

【００４０】図５は、本発明による撮像装置の第２実施
例における信号処理回路を示す構成図である。図６は、
本発明による撮像装置の第２実施例の信号処理回路にお
ける信号の形態を示す図である。信号線８から端子２１
を通して供給された信号は、図６の（ａ）に示されてい
る（以下、単に（ａ）信号ともいう）。すなわち、周期
Ｔｓ／２を有し、１行目の画素からの信号Ｍｇ、Ｇ，Ｍ
ｇ，Ｇ、…の信号列と、この後に続く２行目からの画素
からの信号Ｙｅ、Ｃｙ、Ｙｅ，Ｃｙ…の信号列となって
いる（この後、以下の行の画素からの信号が続く）。こ
の（ａ）信号は、第１のラインメモリメモリ２２及び加
算器２３に供給される。

【００４１】第１のラインメモリ２２に供給された
（ａ）信号のうち１行目の画素からの信号が第１のライ
ンメモリ２２に蓄積され、ここで１行目の読み取り時間
分（すなわち、１ラインの読み取り時間の半分）遅延し
て、図６の（ｂ）に示される信号（以下単に、（ｂ）信
号という）として加算器２３に出力される。

【００４２】加算器２３では（ｂ）信号（遅延された１
行目の画素からの信号）と（ａ）信号（２行目の画素か
らの信号）が加算され、図６の（ｃ）に示される信号と
なる（以下、単に（ｃ）信号ともいう）。すなわち、周
期Ｔｓ／２を有し、Ｍｇ＋Ｙｅ、Ｇ＋Ｃｙ、Ｍｇ＋Ｙ
ｅ，Ｇ＋Ｃｙ…の信号列となっている。

【００４３】加算器２３から第２のラインメモリ２４に
（ｃ）信号が、供給され、ここで一旦記憶され、周期Ｔ
ｓのイネーブルパルスにより、読み出され、図６の
（ｄ）に示される信号（以下、単に（ｄ）信号という）
として、出力端子２５より、次の所定の処理回路に供給
される。（ｄ）信号は、周期Ｔｓを有し、Ｍｇ＋Ｙｅ，
Ｇ＋Ｃｙ，Ｍｇ＋Ｙｅ、Ｇ＋Ｃｙ，…の信号列、すなわ
ち、第１フィールドのライン１の色差信号列である。

【００４４】同様にして、第３及び第４行の画素からの
信号が、順次、Ｔｓ／２の周期で読み出され、信号処理
回路２０に供給され、第１フィールドのライン２の色差
信号列として、周期Ｔｓを有し、Ｇ＋Ｙｅ，Ｍｇ＋Ｃ
ｙ，Ｇ＋Ｙｅ、Ｍｇ＋Ｃｙ，…の信号列がえられる。

【００４５】なお、図６の（ｃ´）には、図６の（ｃ）
の時間軸を圧縮した形態を、同様に図６の（ｄ´）には
図６の（ｄ）の時間軸を圧縮した形態を示してある。第
１フィールドのライン１は、１行目と２行目の画素から
の信号を周期Ｔｓ／２で順次読み込み、１行目の画素か
らの信号を遅延させて、２行目の画素からの信号と同期
させて、加算し、これを周期Ｔｓで読み出すことにより
えられることがわかる。図６の（ｃ´）中に示す斜線部
は、第２のラインメモリへの書き込みを行わない行を示
している。

【００４６】上述のように、第１フィールドのライン２
は、３行目と４行目の画素からの信号を周期Ｔｓ／２で
順次読み込み、３行目の画素からの信号を遅延させて、
４行目の画素からの信号と同期させて、加算し、これを
周期Ｔｓで読み出すことによりえられる。これらの処理
を、順次他の行の画素からの信号に適用して、第１フィ
ールドのほかのラインが得られる。

【００４７】第２フィールドに関しては、第２行と第３
行の画素を、上述したと同様に走査して、最終的に信号
処理回路の出力として、ライン１として、Ｙｅ＋Ｇ，Ｃ
ｙ＋Ｍｇ，Ｙｅ＋Ｇ，Ｃｙ＋Ｍｇ，…の色差信号列がえ
られ、ライン２として、Ｙｅ＋Ｍｇ，Ｃｙ＋Ｇ，Ｙｅ＋
Ｍｇ，Ｃｙ＋Ｇ，…の色差信号列がえられる。以上の構
成とすれば、ＣＤＳ回路を１系統とすることができる。
これにより撮像素子の回路規模も小さく抑えることがで
きると、同時にＡ／Ｄコンバータ等の付加回路も１系統
にでき、撮像素子の出力端子数も低減することができ
る。

【００４８】

【発明の効果】以上説明したように、請求項１に記載の
本発明の撮像装置は、アレー状にかつ所定の光学的色配
置をとるように配置された光電変換により信号を発生す
る複数の画素と、これらの画素からの信号を時系列的に
読出し、画素アレーの垂直方向２ライン分の信号より最
終１ライン分の色復調を行う信号処理回路を有する撮像
装置において、垂直方向２ラインの画素からの信号を前
記最終１ライン分の周期でジグザクに読み出すように画
素を制御する制御手段と、前記信号を１画素の周期分遅
延させて遅延信号を出力する遅延手段と、前記遅延信号
と前記信号を合成し合成信号を生成し、この合成信号よ
り前記光学的色配置に一致する色差信号を発生する信号
処理手段とを有することにより、１系統のＣＤＳ回路を
有し回路規模を小さく抑えた撮像装置を提供することが
できる。

【００４９】また、請求項２に記載の本発明の撮像装置
は、アレー状にかつ所定の光学的色配置をとるように配
置された光電変換により信号を発生する複数の画素と、
これらの画素からの信号を時系列的に読出し、画素アレ
ーの垂直方向２ライン分の信号より最終１ライン分の色
復調を行う信号処理回路を有する撮像装置において、１
ラインの画素からの信号を前記最終１ライン分の半分の
周期で順次読み出すように画素を制御する制御手段と、
前記１ラインの画素からの信号を記憶し前記最終１ライ
ン分の半分の周期後に遅延ライン信号を出力するライン
メモリと、前記１ラインの次のラインの画素からの信号
と前記遅延ライン信号を加算して合成信号を生成記憶
し、この合成信号より前記光学的色配置に一致する色差
信号を発生する信号処理手段とを有することにより、１
系統のＣＤＳ回路を有し回路規模を小さく抑えた撮像装
置を提供することができる。

【図面の簡単な説明】

【図１】本発明による撮像装置の第１実施例を示す構成
図である。

【図２】本発明による撮像装置の第１実施例における信
号処理回路を示す構成図である。

【図３】本発明による撮像装置の第１実施例の信号処理
回路における信号の形態を示す図である。

【図４】本発明による撮像装置の第２実施例を示す構成
図である。

【図５】本発明による撮像装置の第２実施例における信
号処理回路を示す構成図である。

【図６】本発明による撮像装置の第２実施例の信号処理
回路における信号の形態を示す図である。

【図７】従来のＣＭＯＳイメージセンサを用いた撮像装
置の基本構成を示す図である。

【図８】従来のＣＭＯＳイメージセンサを用いた撮像装
置における信号処理回路を示す構成図である。

【図９】従来のＣＭＯＳイメージセンサを用いた撮像装
置の信号処理回路における信号の形態を示す図である。

【符号の説明】

８−信号線、９−信号線、１０−信号処理回路、１１−
端子、１２−ディレーライン、１３−加算器、１４−ラ
インメモリ、１５−出力端子、１６−Ｖカウンタ／デコ
ーダ、１７−ＣＤＳ回路、１８−Ｈカウンタ／デコー
ダ、２０−信号処理回路、２１−端子、２２−第１のラ
インメモリ、２３−加算器、２４−第２のラインメモ
リ、２５−端子、２６−Ｖカウンタ／デコーダ、２８−
Ｈカウンタ／デコーダ、３０−信号処理回路、３１−端
子、３２−端子、３３−加算器、３４−端子、３５−信
号線、３６−Ｖカウンタ／デコーダ、３７−信号線、３
８−Ｈカウンタ／デコーダ、５１〜５８−スイッチング
トランジスタ、１１１〜１１４−画素、１２１〜１２４
−画素、１３１〜１３４−画素、１４１〜１４４−画
素、１９１〜１９４−スイッチングトランジスタ。

Claims

【特許請求の範囲】

【請求項１】アレー状にかつ所定の光学的色配置をとる
ように配置された光電変換により信号を発生する複数の
画素と、これらの画素からの信号を時系列的に読出し、
画素アレーの垂直方向２ライン分の信号より最終１ライ
ン分の色復調を行う信号処理回路を有する撮像装置にお
いて、垂直方向２ラインの画素からの信号を前記最終１ライン
分の周期でジグザクに読み出すように画素を制御する制
御手段と、前記信号を１画素の周期分遅延させて遅延信号を出力す
る遅延手段と、前記遅延信号と前記信号を合成し合成信号を生成し、こ
の合成信号より前記光学的色配置に一致する色差信号を
発生する信号処理手段とを有することを特徴とする撮像
装置。
【請求項２】アレー状にかつ所定の光学的色配置をとる
ように配置された光電変換により信号を発生する複数の
画素と、これらの画素からの信号を時系列的に読出し、
画素アレーの垂直方向２ライン分の信号より最終１ライ
ン分の色復調を行う信号処理回路を有する撮像装置にお
いて、１ラインの画素からの信号を前記最終１ライン分の半分
の周期で順次読み出すように画素を制御する制御手段
と、前記１ラインの画素からの信号を記憶し前記最終１ライ
ン分の半分の周期後に遅延ライン信号を出力するライン
メモリと、前記１ラインの次のラインの画素からの信号と前記遅延
ライン信号を加算して合成信号を生成記憶し、この合成
信号より前記光学的色配置に一致する色差信号を発生す
る信号処理手段とを有することを特徴とする撮像装置。