JP4141042B2 - 不揮発性メモリの書き込み回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性メモリの書き込み回路に関する。
【0002】
【従来の技術】
図2は不揮発性メモリの書き込み回路を示す一般ブロック図である。
【0003】
図2において、フラッシュメモリ(101)はデータの電気消去及びデータの書き込み読み出しが可能な不揮発性の特性を有し、マイクロコンピュータのプログラムメモリ、データメモリ等に使用される。フラッシュメモリ(101)は一定記憶容量の複数ブロック1〜nに分割され、各ブロック単位でデータ書き換え動作を実行する構造である。例えば、フラッシュメモリ(101)の1ブロックは128バイト(=1ページ)である。ページバッファ(102)はフラッシュメモリ(101)の1ブロック分の記憶容量を有する。ページバッファ(102)は、フラッシュメモリ(101)の予め定められた1ブロックの内容を書き換える際、128バイト分の新規データが格納される。
【0004】
1ブロック単位で全内容を書き換える場合、パージバッファ(102)の全バイトに対し外部PROMライタ等から128バイトの新規データを格納する(ステップ1)。フラッシュメモリ(101)のnブロックのうち書き換え対象である所定1ブロックの全内容を消去する(ステップ2)。フラッシュメモリ(101)の所定1ブロックに対しページバッファ(102)の128バイト分の新規データを書き込む(ステップ3)。という3個の処理ステップを実行する必要がある。
【0005】
【発明が解決しようとする課題】
しかし、従来はページバッファ(102)の格納状態を確認する手段がない。即ち、何らかの要因が作用し、ページバッファ(102)に対し128バイトの新規データを全て格納できなかった場合でも、この状態を検出する術がない。従って、フラッシュメモリ(101)の書き換え対象ブロックに対し使用者の意志と異なるデータを書き込んでしまう不都合があった。
【0006】
【課題を解決するための手段】
本発明は、前記問題点を解決する為に創作されたものであり、データの電気消去及びデータの書き込み読み出しが可能な特性を有し、一定記憶容量の複数ブロックから成る不揮発性メモリと、前記不揮発性メモリを構成する1ブロック分の格納容量を有し、所定1ブロックの書き換えデータを格納するバッファ回路と、前記バッファ回路を構成する各アドレスに1対1に対応するフラグを有し、前記バッファ回路における前記書き換えデータ格納済みアドレスに対応するフラグを予め定められた論理値に設定するフラグ回路と、前記フラグ回路の状態を検出するフラグ検出回路と、前記バッファ回路の全アドレスの書き換えが実行されなかった時の前記フラグ検出回路の検出結果に従い、前記バッファ回路の全アドレスに対するデータ格納動作を再実行させる制御回路と、 を備えたことを特徴とする。
【0007】
【発明の実施の形態】
本発明の詳細を図面に従って具体的に説明する。
【0008】
図1は本発明の不揮発性メモリの書き込み回路を示すブロック図である。
【0009】
図1において、フラッシュメモリ(1)は、データを特定ブロック単位で電気消去でき且つデータを繰り返し書き込み及び読み出しできる不揮発性の特性を有し、各々第1記憶領域(1a:LEFT ARRAY)及び第2記憶領域(1b:RIGHT ARRAY)に均等分割される。フラッシュメモリ(1)にはマイクロコンピュータを各種論理演算動作させる為のプログラムデータ、テーブルデータ等が記憶される。フラッシュメモリ(1)の第1及び第2記憶領域(1a)(1b)は、例えば全記憶容量が各々64Kバイト(1ワード=8ビットを表す単位)で構成され、64バイト単位の偶数ブロックEVENと奇数ブロックODDを交互に繰り返すものである(偶数ブロックEVENは0,2,4…番目、奇数ブロックODDは1,3,5…番目を表す)。
【0010】
ローデコーダ(2)は、フラッシュメモリ(1)を構成する第1又は第2記憶領域(1a)(1b)の何れか一方を選択し、選択された側の記憶領域から64バイト単位の偶数ブロック又は奇数ブロックを選択するものである。第1カラムデコーダ(3)は、第1記憶領域(1a)内で指定された64バイト単位の偶数又は奇数の1ブロック中の所定1バイトのみを選択するものである。第2カラムデコーダ(4)は、第2記憶領域(1b)内で指定された64バイト単位の偶数又は奇数の1ブロック中の所定1バイトのみを選択するものである。
【0011】
ページバッファ(5)(6)は、各々64バイトの格納容量を有し、即ち、第1及び第2記憶領域(1a)(1b)を構成する偶数及び奇数ブロックと同一記憶容量を有する。フラグ回路(7)は、ページバッファ(5)(6)の64バイトの格納位置に1対1に対応する128個のフラグを有する。フラグ回路(7)における128個の全フラグが論理値「0」に設定された状態から、ページバッファ(5)(6)に対し新規データを格納すると、新規データ格納位置に1対1に対応するフラグは論理値「1」に変化する。フラグ検出回路(8)は、フラグ回路(7)の128個の全フラグが論理値「1」になった状態、即ち、ページバッファ(5)(6)に対し128バイトの新規データが格納された状態を検出し、論理値「1」の検出信号IDALLを出力するものである。制御部(9)は、フラグ検出回路(8)から論理値「1」の検出信号IDALLが供給された時、ページバッファ(5)(6)に対する128バイトの新規データ格納動作を再実行させるものである。センスアンプ(10)は、カラムデコーダ(3)(4)から選択出力される1バイトデータを電流増幅するものである。IOブロック(11)は、データD7〜D0を入出力するものである。
【0012】
16ビットのアドレスデータA15〜A0は、フラッシュメモリ(1)及びページバッファ(5)(6)をアドレス指定する為のデータである。第1記憶領域(1a)は、256個の偶数ブロックEVEN及び256個の奇数ブロックODDを交互に配置した合計512ブロックから成る。第2記憶領域(1b)も同様に512ブロックから成る。即ち、ローデコーダ(2)は、アドレスデータA15〜A8が供給されることにより第1及び第2記憶領域(5)(6)間で相対応する1対の偶数ブロック及び1対の奇数ブロックの合計4ブロックを選択し、アドレスデータA6が供給されることにより1対の偶数ブロック又は1対の奇数ブロックの何れか一方を選択する。カラムデコーダ(3)(4)は、アドレスデータA5〜A0が供給されることによりローデコーダ(2)で選択済みの第1及び第2記憶領域(1a)(1b)における各1ブロック内の所定1バイトを選択する。但し、カラムデコーダ(3)(4)は、第1又は第2記憶領域(3)(4)の何れか一方を選択する為のアドレスデータA7も供給される為、アドレスデータA7が論理値「0」の時は第1記憶領域(1a)の所定1バイトを選択出力し、アドレスデータA7が論理値「1」の時は第2記憶領域(1b)の所定1バイトを選択出力する。
【0013】
ページバッファ(5)(6)は、第1又は第2記憶領域(1a)(1b)の何れの内容を書き換えるかに応じて格納順序が異なる。即ち、第1記憶領域(1a)の内容を書き換える場合はページバッファ(5)(6)の順番で新規データを書き込み、第2記憶領域(1b)の内容を書き換える場合はページバッファ(6)(5)の順番で新規データを書き込む。従って、2個のページバッファ(5)(6)は、128バイトの格納容量を有する1個のページバッファとして見立てる必要がある為にアドレスデータA6〜A0が供給され、ページバッファ(5)(6)の格納順序を決定する為にアドレスデータA7が供給される。
【0014】
フラッシュメモリ(1)の所定1ページの全内容を書き換える場合の動作を説明する。例えば、第2記憶領域(1b)内の隣接する1対の偶数及び奇数ブロック(斜線)の全内容を書き換える場合とする。先ず、ページバッファ(6)(5)に対しページバッファ(6)(5)の順番で128バイトの新規データの格納動作が実行される。この時、フラグ回路(7)の全フラグが論理値「1」に変化していない場合、フラグ検出回路(8)は、ページバッファ(6)(5)に対し128バイト分の全新規データが格納されなかったものと判断し、制御部(9)に対し論理値「0」の検出信号IDALLを供給する。制御部(9)は論理値「0」の検出信号IDALLに従いページバッファ(6)(5)への格納動作を再実行させる。一方、フラグ回路(7)の全フラグが論理値「1」に変化した場合、フラグ検出回路(8)は、ページバッファ(6)(5)に対し128バイト分の全新規データが格納されたものと判断し、制御部(9)に対し論理値「1」の検出信号IDALLを供給する。制御部(9)は論理値「1」の検出信号IDALLに従い次の書き換えシーケンスに移行させる。即ち、第2記憶領域(1b)内における前記1対の偶数及び奇数ブロックの全内容が消去される。次に、第2記憶領域(1b)の前記偶数ブロックEVEN(斜線)に対しページバッファ(6)に格納された64バイト分の新規データが書き込まれる。次に、ページバッファ(5)に格納された64バイト分の新規データがIOバス(12)、センスアンプ(10)、IOブロック(11)、IOバス(12)を通ってページバッファ(6)に格納される。次に、第2記憶領域(1b)の前記奇数ブロックODD(斜線)に対しページバッファ(6)に格納された別の64バイト分の新規データが書き込まれる。以上より、第2記憶領域(1b)に対する1ページ分の全データ書き込み動作が終了する。
【0015】
本発明の実施の形態によれば、フラッシュメモリ(1)の所定1ブロックに対し新規データを確実に書き込むことができる。
【0016】
【発明の効果】
本発明によれば、不揮発性メモリにおける所定1ブロックの内容を書き換える場合、バッファ回路の各アドレスに1対1に対応するフラグの状態を検出し、全フラグが予め定められた論理値に変化していない場合は書き換え動作を再実行させる様にした為、データ書き換えを確実に実現できる利点が得られる。
【図面の簡単な説明】
【図1】本発明の不揮発性メモリの書き込み回路を示すブロック図である。
【図2】従来の不揮発性メモリの書き込み回路を示すブロック図である。
【符号の説明】
(1) フラッシュメモリ
(5)(6) ページバッファ
(7) フラグ回路
(8) フラグ検出回路
(9) 制御部
Claims (1)
- データの電気消去及びデータの書き込み読み出しが可能な特性を有し、一定記憶容量の複数ブロックから成る不揮発性メモリと、
前記不揮発性メモリを構成する1ブロック分の格納容量を有し、所定1ブロックの書き換えデータを格納するバッファ回路と、
前記バッファ回路を構成する各アドレスに1対1に対応するフラグを有し、前記バッファ回路における前記書き換えデータ格納済みアドレスに対応するフラグを予め定められた論理値に設定するフラグ回路と、
前記フラグ回路の状態を検出するフラグ検出回路と、
前記バッファ回路の全アドレスの書き換えが実行されなかった時の前記フラグ検出回路の検出結果に従い、前記バッファ回路の全アドレスに対するデータ格納動作を再実行させる制御回路と、
を備えたことを特徴とする不揮発性メモリの書き込み回路。
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