JPH04232697A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04232697A JPH04232697A JP90408590A JP40859090A JPH04232697A JP H04232697 A JPH04232697 A JP H04232697A JP 90408590 A JP90408590 A JP 90408590A JP 40859090 A JP40859090 A JP 40859090A JP H04232697 A JPH04232697 A JP H04232697A
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- Japan
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- semiconductor device
- bits
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリを内蔵
した半導体装置、特にこのメモリへの書込みを行うＰＲ
ＯＭライタへの出力回路に関するものである。
した半導体装置、特にこのメモリへの書込みを行うＰＲ
ＯＭライタへの出力回路に関するものである。
【０００２】
【従来の技術】上記不揮発性メモリを内蔵した半導体装
置において、この半導体装置を制御する制御信号が８で
割り切れるビット構成の場合、特に問題無く、汎用のＰ
ＲＯＭライタで不揮発性メモリへのデータの書込みを行
うことができる。しかしながら、１０ビットなどの８で
割り切れないビット構成の半導体装置へのデータの書込
みに際しては、ＰＲＯＭライタは半導体装置を制御する
制御信号と書込みを行うためのデータを合わせた後書き
込まなくてはならない。
置において、この半導体装置を制御する制御信号が８で
割り切れるビット構成の場合、特に問題無く、汎用のＰ
ＲＯＭライタで不揮発性メモリへのデータの書込みを行
うことができる。しかしながら、１０ビットなどの８で
割り切れないビット構成の半導体装置へのデータの書込
みに際しては、ＰＲＯＭライタは半導体装置を制御する
制御信号と書込みを行うためのデータを合わせた後書き
込まなくてはならない。
【０００３】以下、従来の８で割り切れないビット、た
とえば１０ビット構成の不揮発性メモリを内蔵した半導
体装置とＰＲＯＭライタ間のデータの読みだし、書込み
方法について説明する。
とえば１０ビット構成の不揮発性メモリを内蔵した半導
体装置とＰＲＯＭライタ間のデータの読みだし、書込み
方法について説明する。
【０００４】図３に１０ビット構成の不揮発性メモリの
データメモリマップ、図４に１０ビットデータをプログ
ラミングし易いように８ビットデータにしたメモリマッ
プ、図５に１０ビットデータを正しく書込みを行うため
ブランクチェックを考慮したメモリマップを示す。ＰＲ
ＯＭライタが１０ビット構成の半導体装置にデータを正
しく書き込むためには、図５に示すように、半導体装置
は奇数アドレスの上位６ビットに”１”を出力させる必
要がある。この出力回路を図２に示す。図２は従来の１
０ビット構成の半導体装置に設けられた、実際には不揮
発性メモリが存在しない奇数アドレスの上位６ビットの
出力を制御する出力回路である。
データメモリマップ、図４に１０ビットデータをプログ
ラミングし易いように８ビットデータにしたメモリマッ
プ、図５に１０ビットデータを正しく書込みを行うため
ブランクチェックを考慮したメモリマップを示す。ＰＲ
ＯＭライタが１０ビット構成の半導体装置にデータを正
しく書き込むためには、図５に示すように、半導体装置
は奇数アドレスの上位６ビットに”１”を出力させる必
要がある。この出力回路を図２に示す。図２は従来の１
０ビット構成の半導体装置に設けられた、実際には不揮
発性メモリが存在しない奇数アドレスの上位６ビットの
出力を制御する出力回路である。
【０００５】ソースが電源ＶＤＤに接続され、ドレイン
がＰＲＯＭライタに接続される出力端子１に接続され、
ゲートが接地されたＰチャネルのトランジスタ２が設け
られている。
がＰＲＯＭライタに接続される出力端子１に接続され、
ゲートが接地されたＰチャネルのトランジスタ２が設け
られている。
【０００６】上記構成の半導体装置について、以下その
動作を説明する。不揮発性メモリにデータを書き込むＰ
ＲＯＭライタの大半は１ワード８ビット構成であり、１
０ビットの不揮発性メモリにデータを書き込むときは、
図４に示すように８ビットと２ビット、あるいは７ビッ
トと３ビットという具合いに２アドレスに分けて書き込
む必要があり、また大半のＰＲＯＭライタは書込みを行
う前にブランクチェック（ＰＲＯＭ全ビット”１”のチ
ェック）を行っている。したがって、実際には不揮発性
メモリが存在しない奇数アドレス上位６ビットには、”
１”が出力されるように上記出力回路が制御される。
動作を説明する。不揮発性メモリにデータを書き込むＰ
ＲＯＭライタの大半は１ワード８ビット構成であり、１
０ビットの不揮発性メモリにデータを書き込むときは、
図４に示すように８ビットと２ビット、あるいは７ビッ
トと３ビットという具合いに２アドレスに分けて書き込
む必要があり、また大半のＰＲＯＭライタは書込みを行
う前にブランクチェック（ＰＲＯＭ全ビット”１”のチ
ェック）を行っている。したがって、実際には不揮発性
メモリが存在しない奇数アドレス上位６ビットには、”
１”が出力されるように上記出力回路が制御される。
【０００７】
【発明が解決しようとする課題】しかし、上記半導体装
置の構成では、大半のＰＲＯＭライタが書込み方式とし
てプログラムベリファイ方式（１アドレス書込み後ＰＲ
ＯＭライタのデータと不揮発性メモリに書き込まれたデ
ータを比較し、同じならば次のアドレスへと進む方式）
を採用しており、一方図２の出力回路より奇数アドレス
上位６ビットに常に”１”が出力されているため、ＰＲ
ＯＭライタのデータも図５に示すように、奇数アドレス
上位６ビットは”１”でなければならない。したがって
、図４と図５を比較してもわかるように、ＰＲＯＭライ
タへのデータプログラムが非常に難しいという問題があ
った。
置の構成では、大半のＰＲＯＭライタが書込み方式とし
てプログラムベリファイ方式（１アドレス書込み後ＰＲ
ＯＭライタのデータと不揮発性メモリに書き込まれたデ
ータを比較し、同じならば次のアドレスへと進む方式）
を採用しており、一方図２の出力回路より奇数アドレス
上位６ビットに常に”１”が出力されているため、ＰＲ
ＯＭライタのデータも図５に示すように、奇数アドレス
上位６ビットは”１”でなければならない。したがって
、図４と図５を比較してもわかるように、ＰＲＯＭライ
タへのデータプログラムが非常に難しいという問題があ
った。
【０００８】本発明は上記問題を解決するものであり、
ＰＲＯＭライタへのデータプログラムを簡単にできる半
導体装置を提供することを目的とするものである。
ＰＲＯＭライタへのデータプログラムを簡単にできる半
導体装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】上記問題を解決するため
本発明の半導体装置は８で割り切れないビット構成の不
揮発性メモリを内蔵した半導体装置であって、実際には
前記不揮発性メモリに存在しないビットのブランクチェ
ックを不揮発性メモリにデータを書き込むＰＲＯＭライ
タが行ったとき、前記ＰＲＯＭライタが接続される出力
端子に”１”を出力するブランクチェック動作認識手段
と、前記ビットのプログラムベリファイ・書込み後の読
みだしを前記ＰＲＯＭライタが行ったとき、前記出力端
子に”０”を出力するプログラムベリファイ・書込み後
の読みだし動作認識手段を設けたことを特徴とするもの
である。
本発明の半導体装置は８で割り切れないビット構成の不
揮発性メモリを内蔵した半導体装置であって、実際には
前記不揮発性メモリに存在しないビットのブランクチェ
ックを不揮発性メモリにデータを書き込むＰＲＯＭライ
タが行ったとき、前記ＰＲＯＭライタが接続される出力
端子に”１”を出力するブランクチェック動作認識手段
と、前記ビットのプログラムベリファイ・書込み後の読
みだしを前記ＰＲＯＭライタが行ったとき、前記出力端
子に”０”を出力するプログラムベリファイ・書込み後
の読みだし動作認識手段を設けたことを特徴とするもの
である。
【００１０】
【作用】上記構成により、出力データコントロール用の
ブランクチェック動作認識手段と、プログラムベリファ
イ・書込み後の読みだし動作認識手段を設けたことによ
って、ブランクチェック動作を気にする必要がなく実際
には不揮発性メモリに存在しないビットに”０”をＰＲ
ＯＭライタにプログラムすればよいのでＰＲＯＭライタ
へのデータプログラムは非常に簡単になる。
ブランクチェック動作認識手段と、プログラムベリファ
イ・書込み後の読みだし動作認識手段を設けたことによ
って、ブランクチェック動作を気にする必要がなく実際
には不揮発性メモリに存在しないビットに”０”をＰＲ
ＯＭライタにプログラムすればよいのでＰＲＯＭライタ
へのデータプログラムは非常に簡単になる。
【００１１】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。なお、従来例の図２と同一の構成には同一の符
号を付している。
明する。なお、従来例の図２と同一の構成には同一の符
号を付している。
【００１２】図１は本発明の一実施例における、８で割
り切れないビット、たとえば１０ビット構成の不揮発性
メモリを内蔵した半導体装置に設けられた、実際には不
揮発性メモリが存在しない奇数アドレスの上位６ビット
の出力を制御する出力回路である。
り切れないビット、たとえば１０ビット構成の不揮発性
メモリを内蔵した半導体装置に設けられた、実際には不
揮発性メモリが存在しない奇数アドレスの上位６ビット
の出力を制御する出力回路である。
【００１３】ソースが電源ＶＤＤに接続され、ドレイン
がＰＲＯＭライタに接続される出力端子１に接続され、
ゲートが出力データコントロール用のブランクチェック
動作認識回路５のブランクチェック動作認識線４に接続
されたＰチャネルトランジスタ２が設けられ、ドレイン
が出力端子１に接続され、ソースが接地され、ゲートが
プログラムベリファイ・書込み後の読みだし動作認識回
路７のプログラムベリファイ・書込み後の読みだし動作
認識線６に接続されたＮチャネルトランジスタ３が設け
られて、半導体装置の出力回路が構成されている。
がＰＲＯＭライタに接続される出力端子１に接続され、
ゲートが出力データコントロール用のブランクチェック
動作認識回路５のブランクチェック動作認識線４に接続
されたＰチャネルトランジスタ２が設けられ、ドレイン
が出力端子１に接続され、ソースが接地され、ゲートが
プログラムベリファイ・書込み後の読みだし動作認識回
路７のプログラムベリファイ・書込み後の読みだし動作
認識線６に接続されたＮチャネルトランジスタ３が設け
られて、半導体装置の出力回路が構成されている。
【００１４】以上のように構成された半導体装置につい
て、以下その動作を説明する。実際には不揮発性メモリ
が存在しない奇数アドレス上位６ビットのブランクチェ
ックをＰＲＯＭライタが行ったとき、ブランクチェック
動作認識回路５によりＰチャネルトランジスタ２のゲー
トに”０”が印加され、出力端子１に”１”が出力され
る。また、奇数アドレス上位６ビットのプログラムベリ
ファイ・書込み後の読みだしをＰＲＯＭライタが行った
とき、プログラムベリファイ・書込み後の読みだし動作
認識回路７によりＮチャネルトランジスタ３ゲートに”
１”が印加され、出力端子１に”０”が出力される。
て、以下その動作を説明する。実際には不揮発性メモリ
が存在しない奇数アドレス上位６ビットのブランクチェ
ックをＰＲＯＭライタが行ったとき、ブランクチェック
動作認識回路５によりＰチャネルトランジスタ２のゲー
トに”０”が印加され、出力端子１に”１”が出力され
る。また、奇数アドレス上位６ビットのプログラムベリ
ファイ・書込み後の読みだしをＰＲＯＭライタが行った
とき、プログラムベリファイ・書込み後の読みだし動作
認識回路７によりＮチャネルトランジスタ３ゲートに”
１”が印加され、出力端子１に”０”が出力される。
【００１５】上記構成および動作により、ＰＲＯＭライ
タに、ブランクチェック動作を気にする必要がなく奇数
アドレス上位６ビットに”０”をプログラムすればよい
ので、ＰＲＯＭライタへのデータプログラムを非常に簡
単にすることができる。
タに、ブランクチェック動作を気にする必要がなく奇数
アドレス上位６ビットに”０”をプログラムすればよい
ので、ＰＲＯＭライタへのデータプログラムを非常に簡
単にすることができる。
【００１６】
【発明の効果】以上述べたように本発明によれば、８で
割り切れないビット構成の不揮発性メモリを内蔵した半
導体装置にＰＲＯＭライタでプログラムを行う際、実際
には不揮発性メモリが存在しない数ビットの出力を制御
する回路を設けたことによって、ブランクチェック動作
を気にする必要がなく実際には不揮発性メモリが存在し
ない数ビットに”０”をＰＲＯＭライタにプログラムす
ればよいので、ＰＲＯＭライタへのデータプログラムを
非常に簡単にすることができる。
割り切れないビット構成の不揮発性メモリを内蔵した半
導体装置にＰＲＯＭライタでプログラムを行う際、実際
には不揮発性メモリが存在しない数ビットの出力を制御
する回路を設けたことによって、ブランクチェック動作
を気にする必要がなく実際には不揮発性メモリが存在し
ない数ビットに”０”をＰＲＯＭライタにプログラムす
ればよいので、ＰＲＯＭライタへのデータプログラムを
非常に簡単にすることができる。
【図１】本発明の一実施例における、８で割り切れない
ビット構成の不揮発性メモリを内蔵した半導体装置に設
けられた、実際には不揮発性メモリが存在しない奇数ア
ドレスの上位６ビットの出力を制御する出力回路である
。
ビット構成の不揮発性メモリを内蔵した半導体装置に設
けられた、実際には不揮発性メモリが存在しない奇数ア
ドレスの上位６ビットの出力を制御する出力回路である
。
【図２】従来の８で割り切れないビット構成の不揮発性
メモリを内蔵した半導体装置に設けられた、実際には不
揮発性メモリが存在しない奇数アドレスの上位６ビット
の出力を制御する出力回路である。
メモリを内蔵した半導体装置に設けられた、実際には不
揮発性メモリが存在しない奇数アドレスの上位６ビット
の出力を制御する出力回路である。
【図３】１０ビット構成の不揮発性メモリのデータメモ
リマップ図である。
リマップ図である。
【図４】１０ビットデータをプログラムし易いように８
ビットデータにしたメモリマップ図である。
ビットデータにしたメモリマップ図である。
【図５】１０ビットデータを正しく書込みを行うためブ
ランクチェックを考慮したメモリマップ図である。
ランクチェックを考慮したメモリマップ図である。
１ 出力端子
２ Ｐチャネルトランジスタ
３ Ｎチャネルトランジスタ
４ ブランクチェック動作認識線５ ブラ
ンクチェック動作認識回路６ プログラムベリフ
ァイ・書込み後の読みだし動作認識線 ７ プログラムベリファイ・書込み後の読みだし
動作認識回路
ンクチェック動作認識回路６ プログラムベリフ
ァイ・書込み後の読みだし動作認識線 ７ プログラムベリファイ・書込み後の読みだし
動作認識回路
Claims (1)
- 【請求項１】 ８で割り切れないビット構成の不揮発
性メモリを内蔵した半導体装置であって、実際には前記
不揮発性メモリに存在しないビットのブランクチェック
を不揮発性メモリにデータを書き込むＰＲＯＭライタが
行ったとき、前記ＰＲＯＭライタが接続される出力端子
に”１”を出力するブランクチェック動作認識手段と、
前記ビットのプログラムベリファイ・書込み後の読みだ
しを前記ＰＲＯＭライタが行ったとき、前記出力端子に
”０”を出力するプログラムベリファイ・書込み後の読
みだし動作認識手段を設けたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP90408590A JPH04232697A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP90408590A JPH04232697A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04232697A true JPH04232697A (ja) | 1992-08-20 |
Family
ID=18518026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP90408590A Pending JPH04232697A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04232697A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206095A (ja) * | 1989-02-02 | 1990-08-15 | Matsushita Electric Ind Co Ltd | 入出力回路 |
-
1990
- 1990-12-28 JP JP90408590A patent/JPH04232697A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206095A (ja) * | 1989-02-02 | 1990-08-15 | Matsushita Electric Ind Co Ltd | 入出力回路 |
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