JPH0512887A - Ｅｅｐｒｏｍ - Google Patents
ＥｅｐｒｏｍInfo
- Publication number
- JPH0512887A JPH0512887A JP16655091A JP16655091A JPH0512887A JP H0512887 A JPH0512887 A JP H0512887A JP 16655091 A JP16655091 A JP 16655091A JP 16655091 A JP16655091 A JP 16655091A JP H0512887 A JPH0512887 A JP H0512887A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- test
- erasing
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】メモリセルのデータ消去時間及び書き込み時間
を外部から任意に設定する。 【構成】昇圧制御信号Ｓ１及びＣＬＫを入力して消去高
電圧ＶＰを出力する昇圧回路５と、クロック開始信号Ｓ
２により動作して信号ＣＬＫを出力するクロックジェネ
レータ４と、信号ＣＬＫにより信号ＴＬ，ＴＥ，および
ＴＷを出力するカウンタ４と、アドレスデータＡ０〜Ａ
１２を入力してその信号Ｘ，Ｙデコーダ９，１０に出力
するアドレスバッファ８と、データの入出力する（Ｉ／
０）バッファ６と、メモリセル１２からのデータを感知
するセンスアンプ７と、Ｙデコーダ９からデコードされ
た信号を入力するＹセレクタ１１と、書込モード時にデ
ータを一時ラッチしておくカラムラッチ１３と、データ
を記憶しておくメモリセル１２とを有している。 【効果】実際に消去及び書込時間を測定することができ
る。
を外部から任意に設定する。 【構成】昇圧制御信号Ｓ１及びＣＬＫを入力して消去高
電圧ＶＰを出力する昇圧回路５と、クロック開始信号Ｓ
２により動作して信号ＣＬＫを出力するクロックジェネ
レータ４と、信号ＣＬＫにより信号ＴＬ，ＴＥ，および
ＴＷを出力するカウンタ４と、アドレスデータＡ０〜Ａ
１２を入力してその信号Ｘ，Ｙデコーダ９，１０に出力
するアドレスバッファ８と、データの入出力する（Ｉ／
０）バッファ６と、メモリセル１２からのデータを感知
するセンスアンプ７と、Ｙデコーダ９からデコードされ
た信号を入力するＹセレクタ１１と、書込モード時にデ
ータを一時ラッチしておくカラムラッチ１３と、データ
を記憶しておくメモリセル１２とを有している。 【効果】実際に消去及び書込時間を測定することができ
る。
Description
【０００１】
【産業上の利用分野】本発明はＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】従来の電気的消去可能な読出専用メモ
リ、すなわちＥＥＰＲＯＭは図５に示すように、制御可
能信号ＣＥ，出力エネーブル信号ＯＥ，書込可能信号Ｗ
Ｅを入力して昇圧制御信号Ｓ１を含む周辺回路制御信号
Ｓ３，Ｓ４，およびＳ５を出力するコントロール回路１
ａと、信号Ｓ１により消去用高電圧ＶＰ及びクロックジ
ェネレータ４を作動させるクロック開始信号Ｓ２を出力
する昇圧回路５と、信号Ｓ２によりクロック信号ＣＬＫ
を出力するクロックジェネレータ４と、ＣＬＫ信号をカ
ウントしてロード終了信号ＴＬａ，消去終了信号ＴＥａ
および書込終了信号ＴＷａを出力するカウンタ３ａと、
アドレス信号Ａ０〜１２を入力してその信号をＹデコー
ダ９，Ｘデコータ１０に出力するアドレスバッファ８
と、アドレスバッファ８からの信号をデコードしてＹセ
レクタ１１に出力するＹデコーダ９と、メモリセル１２
に出力するＸデコーダ１２と、Ｉ／０入出力ピンからデ
ータを入出力する（Ｉ／０）バッファ６と、メモリセル
１２のデータを感知するセンスアンプ７と、Ｉ／０バッ
ファ６からのデータを一時記憶しておくカラムラッチ１
３を有している。
リ、すなわちＥＥＰＲＯＭは図５に示すように、制御可
能信号ＣＥ，出力エネーブル信号ＯＥ，書込可能信号Ｗ
Ｅを入力して昇圧制御信号Ｓ１を含む周辺回路制御信号
Ｓ３，Ｓ４，およびＳ５を出力するコントロール回路１
ａと、信号Ｓ１により消去用高電圧ＶＰ及びクロックジ
ェネレータ４を作動させるクロック開始信号Ｓ２を出力
する昇圧回路５と、信号Ｓ２によりクロック信号ＣＬＫ
を出力するクロックジェネレータ４と、ＣＬＫ信号をカ
ウントしてロード終了信号ＴＬａ，消去終了信号ＴＥａ
および書込終了信号ＴＷａを出力するカウンタ３ａと、
アドレス信号Ａ０〜１２を入力してその信号をＹデコー
ダ９，Ｘデコータ１０に出力するアドレスバッファ８
と、アドレスバッファ８からの信号をデコードしてＹセ
レクタ１１に出力するＹデコーダ９と、メモリセル１２
に出力するＸデコーダ１２と、Ｉ／０入出力ピンからデ
ータを入出力する（Ｉ／０）バッファ６と、メモリセル
１２のデータを感知するセンスアンプ７と、Ｉ／０バッ
ファ６からのデータを一時記憶しておくカラムラッチ１
３を有している。
【０００３】次に図５のブロックの動作について図６の
信号波形図を用いて説明する。始めにアドレスバッファ
８およびＩ／０バッファ６にデータが入力され、信号Ｗ
Ｅを時点ｔ０で立ち下げるとデータがカラムラッチ１３
にラッチされる。
信号波形図を用いて説明する。始めにアドレスバッファ
８およびＩ／０バッファ６にデータが入力され、信号Ｗ
Ｅを時点ｔ０で立ち下げるとデータがカラムラッチ１３
にラッチされる。
【０００４】次に信号ＷＥを時点ｔ１で立ち上げてから
ＴＢＬＣ（バイトロードサイクル）時間以上経過すると
カウンタ３ａからロード信号ＴＬａが出力され自動書き
込みモードに入る。
ＴＢＬＣ（バイトロードサイクル）時間以上経過すると
カウンタ３ａからロード信号ＴＬａが出力され自動書き
込みモードに入る。
【０００５】次に昇圧制御信号Ｓ１が動作して昇圧回路
５を動作させる。また昇圧回路５はクロック開始信号Ｓ
２を出力してクロックジェネレータ４を動作させる。
５を動作させる。また昇圧回路５はクロック開始信号Ｓ
２を出力してクロックジェネレータ４を動作させる。
【０００６】クロック信号ＣＬＫは昇圧回路５及びカウ
ンタ３ａに出力し、昇圧回路５は電圧ＶＰをメモリセル
１２に出力してメモリの消去を行なう。一定の消去時間
ＴＥＬがたつとカウンタ３ａより信号ＴＥａがコントロ
ール回路１ａに出力されて昇圧制御信号Ｓ１により昇圧
回路５の出力を停止する。
ンタ３ａに出力し、昇圧回路５は電圧ＶＰをメモリセル
１２に出力してメモリの消去を行なう。一定の消去時間
ＴＥＬがたつとカウンタ３ａより信号ＴＥａがコントロ
ール回路１ａに出力されて昇圧制御信号Ｓ１により昇圧
回路５の出力を停止する。
【０００７】次に信号Ｓ１により昇圧回路５が動作し、
上述と同様にクロックジェネレータ４及びカウンタ３ａ
及び昇圧回路５が動作してメモリセル１２へ書き込みを
行なう。再び一定の書込時間ＴＷＲが経過すると信号Ｔ
Ｗａが出力され、昇圧制御信号Ｓ１により昇圧回路５が
停止して書き込みを終える。
上述と同様にクロックジェネレータ４及びカウンタ３ａ
及び昇圧回路５が動作してメモリセル１２へ書き込みを
行なう。再び一定の書込時間ＴＷＲが経過すると信号Ｔ
Ｗａが出力され、昇圧制御信号Ｓ１により昇圧回路５が
停止して書き込みを終える。
【０００８】
【発明が解決しようとする課題】上述した従来のＥＥＰ
ＲＯＭは、書き込みモード時におけるメモリセルのデー
タ消去及び書き込み時間が内部のカウンタにより設定さ
れているので、設定時間を変えることができなかった。
このため、データの消去及び書き込みにかかる実際の時
間がわからないという問題があった。
ＲＯＭは、書き込みモード時におけるメモリセルのデー
タ消去及び書き込み時間が内部のカウンタにより設定さ
れているので、設定時間を変えることができなかった。
このため、データの消去及び書き込みにかかる実際の時
間がわからないという問題があった。
【０００９】
【課題を解決するための手段】本発明のＥＥＰＲＯＭ
は、外部から制御可能信号，出力エネーブル信号および
書込可能信号を入力して昇圧制御信号および周辺回路制
御信号を出力するコントロール回路と、前記昇圧制御信
号を入力してクロック開始信号および消去用電圧を供給
する昇圧回路と、前記クロック開始信号により発生する
クロック信号をカウントしてロート終了信号，消去終了
信号および書込終了信号を出力するカウンタとを有し、
メモリセルのメモリ消去および書き込みを行なうＥＥＰ
ＲＯＭにおいて、前記コントロール回路と前記カウント
との間に、外部からテストモード信号を入力して前記昇
圧制御信号を出力するテスト回路を付加して構成されて
いる。
は、外部から制御可能信号，出力エネーブル信号および
書込可能信号を入力して昇圧制御信号および周辺回路制
御信号を出力するコントロール回路と、前記昇圧制御信
号を入力してクロック開始信号および消去用電圧を供給
する昇圧回路と、前記クロック開始信号により発生する
クロック信号をカウントしてロート終了信号，消去終了
信号および書込終了信号を出力するカウンタとを有し、
メモリセルのメモリ消去および書き込みを行なうＥＥＰ
ＲＯＭにおいて、前記コントロール回路と前記カウント
との間に、外部からテストモード信号を入力して前記昇
圧制御信号を出力するテスト回路を付加して構成されて
いる。
【００１０】
【実施例】図１は本発明の第１の実施例のブロック図で
ある。本実施例のＥＥＰＲＯＭはコントロール回路１と
カウンタ３及び昇圧回路５の間に、消去時間を決定して
いる昇圧制御信号Ｓ１，ロード終了信号ＴＬ，消去終了
信号ＴＥおよび書込終了信号ＴＷを制御するテスト回路
２及びテスト端子Ｔを設けている点以外は、図５に示し
て従来のＥＥＰＲＯＭと同様である。
ある。本実施例のＥＥＰＲＯＭはコントロール回路１と
カウンタ３及び昇圧回路５の間に、消去時間を決定して
いる昇圧制御信号Ｓ１，ロード終了信号ＴＬ，消去終了
信号ＴＥおよび書込終了信号ＴＷを制御するテスト回路
２及びテスト端子Ｔを設けている点以外は、図５に示し
て従来のＥＥＰＲＯＭと同様である。
【００１１】すなわち昇圧制御信号Ｓ１及びＣＬＫを入
力して消去高電圧ＶＰを出力する昇圧回路５と、クロッ
ク開始信号Ｓ２により動作して信号ＣＬＫを出力するク
ロックジェネレータ４と、信号ＣＬＫにより信号ＴＬ，
ＴＥ，およびＴＷを出力するカウンタ４と、アドレスデ
ータＡ０〜Ａ１２を入力してその信号Ｘ，Ｙデコーダ
９，１０に出力するアドレスバッファ８と、データの入
出力する（Ｉ／０）バッファ６と、メモリセル１２から
のデータを感知するセンスアンプ７と、Ｙデコーダ９か
らデコードされた信号を入力するＹセレクタ１１と、書
込モード時にデータを一時ラッチしておくカラムラッチ
１３と、データを記憶しておくメモリセル１２とを有し
ている。
力して消去高電圧ＶＰを出力する昇圧回路５と、クロッ
ク開始信号Ｓ２により動作して信号ＣＬＫを出力するク
ロックジェネレータ４と、信号ＣＬＫにより信号ＴＬ，
ＴＥ，およびＴＷを出力するカウンタ４と、アドレスデ
ータＡ０〜Ａ１２を入力してその信号Ｘ，Ｙデコーダ
９，１０に出力するアドレスバッファ８と、データの入
出力する（Ｉ／０）バッファ６と、メモリセル１２から
のデータを感知するセンスアンプ７と、Ｙデコーダ９か
らデコードされた信号を入力するＹセレクタ１１と、書
込モード時にデータを一時ラッチしておくカラムラッチ
１３と、データを記憶しておくメモリセル１２とを有し
ている。
【００１２】次に、このブロックの動作を図２の信号波
形図を使いて説明する。メモリセル１２にデータを書き
込むときに、アドレスラッチ８及び（Ｉ／０）バッファ
６にデータを入力する。信号ＷＥが立ち下がりデータが
カラムラッチ１３にラッチされる。次に信号ＷＥを立ち
上げた後時点ｔＴでテスト端子Ｔのテストモード信号Ｓ
Ｔを立ち上げることによりテストモードに入る。この信
号ＳＴの立ち上げによりテスト回路２よりロード終了信
号ＴＬを発生させる。
形図を使いて説明する。メモリセル１２にデータを書き
込むときに、アドレスラッチ８及び（Ｉ／０）バッファ
６にデータを入力する。信号ＷＥが立ち下がりデータが
カラムラッチ１３にラッチされる。次に信号ＷＥを立ち
上げた後時点ｔＴでテスト端子Ｔのテストモード信号Ｓ
Ｔを立ち上げることによりテストモードに入る。この信
号ＳＴの立ち上げによりテスト回路２よりロード終了信
号ＴＬを発生させる。
【００１３】次にコントロール回路１から出力される信
号Ｗを使って昇圧制御信号Ｓ１を制御する。この昇圧制
御信号Ｓ１により昇圧回路５が動作しクロック開始信号
Ｓ２が出力されることによってクロックジェネレータ４
が動作する。そして信号ＣＬＫにより昇圧回路５から消
去用高電圧ＶＰが出力されセルデータの消去及び書き込
みが行なわれる。
号Ｗを使って昇圧制御信号Ｓ１を制御する。この昇圧制
御信号Ｓ１により昇圧回路５が動作しクロック開始信号
Ｓ２が出力されることによってクロックジェネレータ４
が動作する。そして信号ＣＬＫにより昇圧回路５から消
去用高電圧ＶＰが出力されセルデータの消去及び書き込
みが行なわれる。
【００１４】昇圧制御信号Ｓ１の波形は信号ＷＥと同期
しているので、外部信号ＷＥを制御することにより、消
去時間ＴＥＬ及び書込時間ＴＷＲを外部から設定でき
る。
しているので、外部信号ＷＥを制御することにより、消
去時間ＴＥＬ及び書込時間ＴＷＲを外部から設定でき
る。
【００１５】図３は本発明の第２の実施例のブロック図
である。テスト回路２及びコントロール回路１を組み合
せたテスト・コントロール回路１６を設けた点以外の周
辺回路は、従来例及び第１の実施例のブロックと同様で
ある。第１の実施例のブロックと動作との相異点は、テ
スト回路２及びコントロール回路１を組み合わせたこと
により、信号ＳＴが動作しただけで書き込みテストモー
ドに入る点にある。
である。テスト回路２及びコントロール回路１を組み合
せたテスト・コントロール回路１６を設けた点以外の周
辺回路は、従来例及び第１の実施例のブロックと同様で
ある。第１の実施例のブロックと動作との相異点は、テ
スト回路２及びコントロール回路１を組み合わせたこと
により、信号ＳＴが動作しただけで書き込みテストモー
ドに入る点にある。
【００１６】それによりコントロール信号は外部から任
意に使用可能となる。この実施例の場合外部から信号Ｏ
Ｅにパルスを加えることによりデータロードのモードか
ら書込モードに入る。他の波形は第１の実施例と同様で
あり、外部から信号ＷＥの波形を所定の長さに立ち下げ
ることによって消去時間ＴＥＬ及び書込時間ＴＷＲを制
御する。
意に使用可能となる。この実施例の場合外部から信号Ｏ
Ｅにパルスを加えることによりデータロードのモードか
ら書込モードに入る。他の波形は第１の実施例と同様で
あり、外部から信号ＷＥの波形を所定の長さに立ち下げ
ることによって消去時間ＴＥＬ及び書込時間ＴＷＲを制
御する。
【００１７】
【発明の効果】以上説明したように本発明は、外部から
テスト信号を入力することにより、書き込みモードにお
けるデータの消去及び書込時間を所定の長さにできるの
で、実際に消去及び書込時間を測定することができると
いう効果を有する。
テスト信号を入力することにより、書き込みモードにお
けるデータの消去及び書込時間を所定の長さにできるの
で、実際に消去及び書込時間を測定することができると
いう効果を有する。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１のブロックの動作を説明するための信号波
形図である。
形図である。
【図３】本発明の第２の実施例のブロック図である。
【図４】図２のブロックの動作を説明するための信号波
形図である。
形図である。
【図５】従来のＥＥＰＲＯＭの一例のブロック図であ
る。
る。
【図６】図５のブロックの動作を説明するための信号波
形図である。
形図である。
１，１ａ コントロール回路 ２ テスト回路 ３，３ａ カウンタ ４ クロックジェネレータ ５ 昇圧回路 ６ （Ｉ／０）バッファ ７ センスアンプ ８ アドレスバッファ ９ Ｙデコーダ １０ Ｘデコーダ １１ Ｙセレクタ １２ メモリーセル １３ カラムラッチ １６ テスト・コントロール回路 ＴＥＬ データ消去時間 ＴＷＲ データ書込時間 ＳＴ テストモード信号 Ｓ１ 昇圧制御信号 Ｓ２ クロック開始信号 ＣＥ 制御可能信号 ＤＥ 出力エネーブル信号 ＷＥ 書込可能信号 ＶＰ 消去用高電圧 ＴＬ ロード終了信号 ＴＥ 消去終了信号 ＴＷ 書込終了信号 ＳＴ テストモード終了信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 8225−4Ｍ Ｈ０１Ｌ 29/78 ３７１
Claims (1)
- 【特許請求の範囲】 【請求項１】 外部から制御可能信号，出力エネーブル
信号および書込可能信号を入力して昇圧制御信号および
周辺回路制御信号を出力するコントロール回路と、前記
昇圧制御信号を入力してクロック開始信号および消去用
電圧を供給する昇圧回路と、前記クロック開始信号によ
り発生するクロック信号をカウントしてロード終了信
号，消去終了信号および書込終了信号を出力するカウン
タとを有し、メモリセルのメモリ消去および書き込みを
行なうＥＥＰＲＯＭにおいて、前記コントロール回路と
前記カウントとの間に、外部からテストモード信号を入
力して前記昇圧制御信号を出力するテスト回路を付加し
たことを特徴とするＥＥＰＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16655091A JPH0512887A (ja) | 1991-07-08 | 1991-07-08 | Ｅｅｐｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16655091A JPH0512887A (ja) | 1991-07-08 | 1991-07-08 | Ｅｅｐｒｏｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512887A true JPH0512887A (ja) | 1993-01-22 |
Family
ID=15833348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16655091A Pending JPH0512887A (ja) | 1991-07-08 | 1991-07-08 | Ｅｅｐｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512887A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10222994A (ja) * | 1997-02-06 | 1998-08-21 | Mitsubishi Electric Corp | 半導体記憶装置の読み出し電圧制御装置 |
-
1991
- 1991-07-08 JP JP16655091A patent/JPH0512887A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10222994A (ja) * | 1997-02-06 | 1998-08-21 | Mitsubishi Electric Corp | 半導体記憶装置の読み出し電圧制御装置 |
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