JPH0714395A - メモリカードのための集積回路とメモリカード内の単位のカウントダウン方法 - Google Patents
メモリカードのための集積回路とメモリカード内の単位のカウントダウン方法Info
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- JPH0714395A JPH0714395A JP8778394A JP8778394A JPH0714395A JP H0714395 A JPH0714395 A JP H0714395A JP 8778394 A JP8778394 A JP 8778394A JP 8778394 A JP8778394 A JP 8778394A JP H0714395 A JPH0714395 A JP H0714395A
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Abstract
(57)【要約】
【構成】 不揮発性の電気的に消去可能且つ電気的にプ
ログラム可能なメモリセルＣ（ｉ，ｊ）の連続プログラ
ミングによって単位の数をカウントダウンするように構
成されたメモリカードにおいて、メモリは、各々Ｐ個の
セルからなるＮ個の行に組織化されており、１つの行の
セルの重みは、次の順位の行の重みのＰ倍である。カウ
ントダウンプロシージャは反復性であり、重みが大きく
なる順番にメモリを走査して、消去されているセルを検
索し、この消去されているセルをプログラミングし、こ
の時消去されているセルが第１の行に存在しない時はす
ぐ下位の行全体を消去し、消去されているセルが第１の
行に見つかるまでこの反復プロシージャを繰り返す。 【効果】 補助セルによって反復プロシージャの異常な
中断を検出し、この異常な中断によって歪まされた可能
性のあるメモリの正確な残高を復元することができる。
ログラム可能なメモリセルＣ（ｉ，ｊ）の連続プログラ
ミングによって単位の数をカウントダウンするように構
成されたメモリカードにおいて、メモリは、各々Ｐ個の
セルからなるＮ個の行に組織化されており、１つの行の
セルの重みは、次の順位の行の重みのＰ倍である。カウ
ントダウンプロシージャは反復性であり、重みが大きく
なる順番にメモリを走査して、消去されているセルを検
索し、この消去されているセルをプログラミングし、こ
の時消去されているセルが第１の行に存在しない時はす
ぐ下位の行全体を消去し、消去されているセルが第１の
行に見つかるまでこの反復プロシージャを繰り返す。 【効果】 補助セルによって反復プロシージャの異常な
中断を検出し、この異常な中断によって歪まされた可能
性のあるメモリの正確な残高を復元することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣカード（チップカ
ード）、特に品物またはサービスを使用するたびに（カ
ウントすなわち決済）単位をカウントダウンする前払手
段として使用されるＩＣカードに関するものである。し
かし、本発明は、ＩＣカードのこの使用法に限定されて
ない。より一般的には、不揮発性の電気的に消去可能で
プログラム可能なメモリ（ＥＥＰＲＯＭ）セルによって
単位をカウントアップまたはカウントダウンしなければ
ならない用途に関するものである。
ード）、特に品物またはサービスを使用するたびに（カ
ウントすなわち決済）単位をカウントダウンする前払手
段として使用されるＩＣカードに関するものである。し
かし、本発明は、ＩＣカードのこの使用法に限定されて
ない。より一般的には、不揮発性の電気的に消去可能で
プログラム可能なメモリ（ＥＥＰＲＯＭ）セルによって
単位をカウントアップまたはカウントダウンしなければ
ならない用途に関するものである。
【０００２】
【従来の技術】非同期カードとも呼ばれるマイクロプロ
セッサをベースとするＩＣカードでは、カウント方法は
有効であり、用途に合わせることができ、不正または操
作エラーに対して保護される。しかしながら、マイクロ
プロセッサのないＩＣカードすなわち同期カード（コス
トが低いという利点がある）では、その方法は融通がき
かず、あまり確実ではない。
セッサをベースとするＩＣカードでは、カウント方法は
有効であり、用途に合わせることができ、不正または操
作エラーに対して保護される。しかしながら、マイクロ
プロセッサのないＩＣカードすなわち同期カード（コス
トが低いという利点がある）では、その方法は融通がき
かず、あまり確実ではない。
【０００３】今日、同期カードに最も適した原理である
と思われるカウント原理は、そろばん原理であって、そ
れによって、少数のＥＥＰＲＯＭセルで、多数の単位の
カウントが可能になる。この原理の利点は、製造が容易
であることであり、従って、コストがあまり高くないこ
とである。
と思われるカウント原理は、そろばん原理であって、そ
れによって、少数のＥＥＰＲＯＭセルで、多数の単位の
カウントが可能になる。この原理の利点は、製造が容易
であることであり、従って、コストがあまり高くないこ
とである。
【０００４】そろばん型カウントでは、メモリは、Ｐ個
のセルのＮ個の区域、実際には、各々Ｐ個のセルからな
るＮ個の行に組織化される。１つの行においてプログラ
ムされるセルの数は、記憶された単位の数を示す数であ
り、行の順位または桁位置はこの数の重みを示す。行に
割り当てられた重みは、すぐ下の順位または桁の行の重
みのＰ倍である。単位の全体のカウントの数は、各行の
重みによって重み付けられた、各行のプログラムされた
セルの数の合計である。
のセルのＮ個の区域、実際には、各々Ｐ個のセルからな
るＮ個の行に組織化される。１つの行においてプログラ
ムされるセルの数は、記憶された単位の数を示す数であ
り、行の順位または桁位置はこの数の重みを示す。行に
割り当てられた重みは、すぐ下の順位または桁の行の重
みのＰ倍である。単位の全体のカウントの数は、各行の
重みによって重み付けられた、各行のプログラムされた
セルの数の合計である。
【０００５】例えば、各々８0 、８1 及び８2 、すなわ
ち１、８及び64の重みを有する第１、第２及び第３の行
に、各々ｘ個のセル、ｙ個のセル及びｚ個のセルを有す
る、各々８個のセルからなる３つの行のメモリでは、メ
モリによって示される単位の合計カウント数はｘ＋８ｙ
＋64ｚである。この24個のセルからなるメモリは、０か
ら584 までカウントアップし、584 から０までカウント
ダウンすることができる。
ち１、８及び64の重みを有する第１、第２及び第３の行
に、各々ｘ個のセル、ｙ個のセル及びｚ個のセルを有す
る、各々８個のセルからなる３つの行のメモリでは、メ
モリによって示される単位の合計カウント数はｘ＋８ｙ
＋64ｚである。この24個のセルからなるメモリは、０か
ら584 までカウントアップし、584 から０までカウント
ダウンすることができる。
【０００６】従来のように、以下の説明では、消去され
たセルは論理「１」によって示され、プログラムされた
セルは論理「０」によって示されるものとし、従って、
メモリは、むしろ初期の総数から単位をカウントダウン
するものであって、この総数をインクリメントすること
によってカウントアップするものではないものとする。
従来と逆を行うことにより、逆にすることができること
はもちろんである。
たセルは論理「１」によって示され、プログラムされた
セルは論理「０」によって示されるものとし、従って、
メモリは、むしろ初期の総数から単位をカウントダウン
するものであって、この総数をインクリメントすること
によってカウントアップするものではないものとする。
従来と逆を行うことにより、逆にすることができること
はもちろんである。
【０００７】例えば、８個のセルからなる３つの行を備
えるメモリの例に戻り、初期カウント値が194(十進法で
表示) 、すなわち、ｚ＝３、ｙ＝０、ｘ＝２であると仮
定する。このメモリの初期パターンは以下の通りであ
る。
えるメモリの例に戻り、初期カウント値が194(十進法で
表示) 、すなわち、ｚ＝３、ｙ＝０、ｘ＝２であると仮
定する。このメモリの初期パターンは以下の通りであ
る。
【０００８】１単位分のカウントダウンは、最後の行の
消去されたセルを０にプログラムして、ｘを１にし、カ
ウント値を191 にすることからなる。また、さらに１つ
の単位をカウントダウンするために、最後の行の別のセ
ルをプログラムし、ｘを０にし、カウント値を192 にす
る。この時、メモリの24個のセルのパターンは、下記の
ようになる。 11100000 00000000 00000000 カウント値 192
消去されたセルを０にプログラムして、ｘを１にし、カ
ウント値を191 にすることからなる。また、さらに１つ
の単位をカウントダウンするために、最後の行の別のセ
ルをプログラムし、ｘを０にし、カウント値を192 にす
る。この時、メモリの24個のセルのパターンは、下記の
ようになる。 11100000 00000000 00000000 カウント値 192
【０００９】ここでは、もはや単位の重みでセルをプロ
グラムすることができないので、問題がより困難にな
る。従って、そろばん型のカウントに適切な中間シーケ
ンスを用意する。このシーケンスは、この実施例では、
下記のことからなる。 （ａ） 第１の行の『１』のセル（実際、最後の行から
最初の行まで遡るときに出会う最初の１のセルであり、
ここでは、第２の行にはないので、第１の行のセルであ
る）を『０』にプログラミングする。パターンは下記の
ようになる。 11000000 00000000 00000000 （ｂ）第２の行全体の消去（すなわち、プログラミング
が実行された行に続く行全体の消去）。パターンは下記
のようになる。 11000000 11111111 00000000 カウント値は以前のように実際192 で
ある。
グラムすることができないので、問題がより困難にな
る。従って、そろばん型のカウントに適切な中間シーケ
ンスを用意する。このシーケンスは、この実施例では、
下記のことからなる。 （ａ） 第１の行の『１』のセル（実際、最後の行から
最初の行まで遡るときに出会う最初の１のセルであり、
ここでは、第２の行にはないので、第１の行のセルであ
る）を『０』にプログラミングする。パターンは下記の
ようになる。 11000000 00000000 00000000 （ｂ）第２の行全体の消去（すなわち、プログラミング
が実行された行に続く行全体の消去）。パターンは下記
のようになる。 11000000 11111111 00000000 カウント値は以前のように実際192 で
ある。
【００１０】しかしながら、軽い重みの行に消去された
セルがないので、１単位ごとにカウントダウンするのは
必ずしも可能ではない。その時、上記と同じシーケン
ス、すなわち、ａ続いてｂを再度実施する。 （ａ’） 最後の行から最初の行まで遡る時に出会う最
初の『１』のセルを『０』にプログラミングする。パタ
ーンは下記のようになる。 11000000 11111110 00000000 （ｂ' ）プログラミングを実行した行に続く行全体の消
去。パターンは下記のようになる。 11000000 11111110 11111111 カウント値はやはり192 である。
セルがないので、１単位ごとにカウントダウンするのは
必ずしも可能ではない。その時、上記と同じシーケン
ス、すなわち、ａ続いてｂを再度実施する。 （ａ’） 最後の行から最初の行まで遡る時に出会う最
初の『１』のセルを『０』にプログラミングする。パタ
ーンは下記のようになる。 11000000 11111110 00000000 （ｂ' ）プログラミングを実行した行に続く行全体の消
去。パターンは下記のようになる。 11000000 11111110 11111111 カウント値はやはり192 である。
【００１１】しかしながら、現在では、重みの最も軽い
軽い行のセルを連続してプログラムすることによって単
位ごとにカウントダウンすることが可能である。従っ
て、１単位のカウントダウンの原理は、下記の反復プロ
シージャ（反復手順）を実行することからなる。すなわ
ち、消去されたセル（１で）について重みの大きくなる
順位でメモリを調べることによってメモリ内で検索を実
施し、このセルをプロクラムし（０にする）、そのプロ
グラムしたセルが重みの最も軽い行に属していない場合
には、直ぐ下の順位の行全体を消去し（１にする）、プ
ロシージャ（手順）を再開始する。
軽い行のセルを連続してプログラムすることによって単
位ごとにカウントダウンすることが可能である。従っ
て、１単位のカウントダウンの原理は、下記の反復プロ
シージャ（反復手順）を実行することからなる。すなわ
ち、消去されたセル（１で）について重みの大きくなる
順位でメモリを調べることによってメモリ内で検索を実
施し、このセルをプロクラムし（０にする）、そのプロ
グラムしたセルが重みの最も軽い行に属していない場合
には、直ぐ下の順位の行全体を消去し（１にする）、プ
ロシージャ（手順）を再開始する。
【００１２】
【発明が解決しようとする課題】しかしながら、この反
復プロシージャは、かなり単純であるが、欠点があるこ
とが分かる。すなわち、反復プロシージャの（ａ）及び
（ａ’）段階の間のメモリの中間パターンを再度観察す
ると、これらの段階の終りにメモリに含まれる残高は各
々128 及び184 であるが、これらの段階はまだ１単位の
カウントダウンが行われていない時実行される中間段階
であるので、192 でなければならないことが分かる。従
って、偶然、例えばＩＣカードがその読取器から取り出
されることによってこの段階中に電流を遮断されること
があると、その時、メモリは、実際の残高が何であれ全
く関係のない誤った残高を保持する。
復プロシージャは、かなり単純であるが、欠点があるこ
とが分かる。すなわち、反復プロシージャの（ａ）及び
（ａ’）段階の間のメモリの中間パターンを再度観察す
ると、これらの段階の終りにメモリに含まれる残高は各
々128 及び184 であるが、これらの段階はまだ１単位の
カウントダウンが行われていない時実行される中間段階
であるので、192 でなければならないことが分かる。従
って、偶然、例えばＩＣカードがその読取器から取り出
されることによってこの段階中に電流を遮断されること
があると、その時、メモリは、実際の残高が何であれ全
く関係のない誤った残高を保持する。
【００１３】これは、ある用途では、大きな欠点である
ことが理解されよう。例えば、メモリ内の残高が、その
保持者が使用できる預金である場合はそうである。すな
わち、この預金の一部は永久に失われる。他の用途で
は、反対のことが起こりうる。いずれにせよ、この状況
は、望ましくない。本発明は、この欠点を解消すること
を目的とする。
ことが理解されよう。例えば、メモリ内の残高が、その
保持者が使用できる預金である場合はそうである。すな
わち、この預金の一部は永久に失われる。他の用途で
は、反対のことが起こりうる。いずれにせよ、この状況
は、望ましくない。本発明は、この欠点を解消すること
を目的とする。
【００１４】
【課題を解決するための手段】本発明によると、不揮発
性メモリのセルの各行（重みの最も軽い行は除く）に補
助の不揮発性メモリセルを加えることが提案されてい
る。このメモリセルは、当該行のセルのプロクラミング
中は第１の状態に置かれ、すぐ下位の行の消去の間第２
の状態に置かれる。ここでは、「プログラミング」とい
う語は、第１の状態への移行を意味し、「消去」という
語は第２の状態への移行を意味する。従って、プロクラ
ミングの概念は相互交換可能であり、単純に、使用上の
慣行による。例えば、ＥＥＰＲＯＭでは、「消去」とい
う語は、従来、フローティングゲートでの電子の蓄積に
用いられるが、その逆の場合でも本発明を適用すること
ができる。
性メモリのセルの各行（重みの最も軽い行は除く）に補
助の不揮発性メモリセルを加えることが提案されてい
る。このメモリセルは、当該行のセルのプロクラミング
中は第１の状態に置かれ、すぐ下位の行の消去の間第２
の状態に置かれる。ここでは、「プログラミング」とい
う語は、第１の状態への移行を意味し、「消去」という
語は第２の状態への移行を意味する。従って、プロクラ
ミングの概念は相互交換可能であり、単純に、使用上の
慣行による。例えば、ＥＥＰＲＯＭでは、「消去」とい
う語は、従来、フローティングゲートでの電子の蓄積に
用いられるが、その逆の場合でも本発明を適用すること
ができる。
【００１５】メモリカードを読取器から引っ張り出され
ても、または、１つの行の１つのセルのプログラミング
と次の行の消去との間に時ならぬ電力カットが生じて
も、その時、補助セルにメモリ内の情報ビットを保持す
る。再度ＩＣカードを読取器に挿入すると、補助メモリ
セルが検査される。第２の状態のセルが検出されると、
反復のａ段階（セルのプログラミング）とｂ段階（行の
消去）との間で動作の時ならぬ中断があったことを意味
する。また、問題となる行がわかる。この時、すぐ下の
順位を有する行は、後続するカウントダウン段階の前
に、消去される。
ても、または、１つの行の１つのセルのプログラミング
と次の行の消去との間に時ならぬ電力カットが生じて
も、その時、補助セルにメモリ内の情報ビットを保持す
る。再度ＩＣカードを読取器に挿入すると、補助メモリ
セルが検査される。第２の状態のセルが検出されると、
反復のａ段階（セルのプログラミング）とｂ段階（行の
消去）との間で動作の時ならぬ中断があったことを意味
する。また、問題となる行がわかる。この時、すぐ下の
順位を有する行は、後続するカウントダウン段階の前
に、消去される。
【００１６】従って、本発明によれば、単位の残高を記
憶するためのメモリカード（及びＩＣカードの集積回
路）であって、そのメモリは、メモリ内の順位（ラン
ク）ｉ、ｊ（ｉは区域の順位（ｉ＝１〜Ｎ）を示し、ｊ
は区域内のセルの順位（ｊ＝ｉ〜Ｐ）を示す）を有する
セルを選択的にプログラミングする手段と、選択した区
域の全てのセルの選択的に消去する手段とを備える、各
々Ｐ個のセルからなるＮ個の区域を有するマトリクスに
組織化された不揮発性メモリを備え、順位ｉの区域の各
々に、不揮発性補助メモリセルと、この補助メモリセル
を順位ｉの区域の他のいずれかのセルと同時にプログラ
ムし、この補助メモリセルを順位〔ｉ−１〕の区域のセ
ルが消去されると同時に消去する手段とを備えることを
特徴とするメモリカードが提供される。
憶するためのメモリカード（及びＩＣカードの集積回
路）であって、そのメモリは、メモリ内の順位（ラン
ク）ｉ、ｊ（ｉは区域の順位（ｉ＝１〜Ｎ）を示し、ｊ
は区域内のセルの順位（ｊ＝ｉ〜Ｐ）を示す）を有する
セルを選択的にプログラミングする手段と、選択した区
域の全てのセルの選択的に消去する手段とを備える、各
々Ｐ個のセルからなるＮ個の区域を有するマトリクスに
組織化された不揮発性メモリを備え、順位ｉの区域の各
々に、不揮発性補助メモリセルと、この補助メモリセル
を順位ｉの区域の他のいずれかのセルと同時にプログラ
ムし、この補助メモリセルを順位〔ｉ−１〕の区域のセ
ルが消去されると同時に消去する手段とを備えることを
特徴とするメモリカードが提供される。
【００１７】好ましい実施例によると、集積回路は、ア
ドレスカウンタを備え、その重みの重い出力は順位ｉの
区域を示すために使用され、重みの軽い出力は区域内の
順位ｊのセルを示すために使用される。この時、カウン
タの重みの重い出力によって制御される回路が設けられ
るならば、これらの回路は、順位ｉの区域がカウンタに
よって選択されると、順位ｉを有する区域内の１つのセ
ルと順位ｉを有する補助セルにプログラミング電圧を印
加することができ、カウンタの状態の変化なしに、すな
わち、行ｉが選択された時は常に、順位〔ｉ−１〕（ｉ
＞１）の区域のセルと順位ｉの補助セルに消去電圧を印
加することができる。
ドレスカウンタを備え、その重みの重い出力は順位ｉの
区域を示すために使用され、重みの軽い出力は区域内の
順位ｊのセルを示すために使用される。この時、カウン
タの重みの重い出力によって制御される回路が設けられ
るならば、これらの回路は、順位ｉの区域がカウンタに
よって選択されると、順位ｉを有する区域内の１つのセ
ルと順位ｉを有する補助セルにプログラミング電圧を印
加することができ、カウンタの状態の変化なしに、すな
わち、行ｉが選択された時は常に、順位〔ｉ−１〕（ｉ
＞１）の区域のセルと順位ｉの補助セルに消去電圧を印
加することができる。
【００１８】かかる構成により、メモリカードとそれが
差し込まれるカード読取器との間の極めて単純化された
通信プロトコルでさえ、反復カウントダウンプロシージ
ャを実施することが極めて容易であることが分かるであ
ろう。実際、８コンタクトカードの読取プロトコルの大
部分は、カウンタのインクリメント、指定されたセルの
状態の読み出し、指定されたセルのプログラミング、行
の消去等の極めて少数の可能な命令を規定する。本発明
によって、順位ｉの行をプログラムした後、順位〔ｉ−
１〕の行を消去しなければならないにもかかわらず、カ
ウンタを逆方向に戻す必要が全くなく、反復プロシージ
ャを実施することが可能になる。
差し込まれるカード読取器との間の極めて単純化された
通信プロトコルでさえ、反復カウントダウンプロシージ
ャを実施することが極めて容易であることが分かるであ
ろう。実際、８コンタクトカードの読取プロトコルの大
部分は、カウンタのインクリメント、指定されたセルの
状態の読み出し、指定されたセルのプログラミング、行
の消去等の極めて少数の可能な命令を規定する。本発明
によって、順位ｉの行をプログラムした後、順位〔ｉ−
１〕の行を消去しなければならないにもかかわらず、カ
ウンタを逆方向に戻す必要が全くなく、反復プロシージ
ャを実施することが可能になる。
【００１９】不揮発性メモリセル及び補助セルは、好ま
しくは、選択トランジスタとフローティングゲートトラ
ンジスタと直列接続された装置によって構成されてい
る。後述するように、順位が〔ｉ−１〕の区域のフロー
ティングゲートトランジスタの制御ゲートは、順位がｉ
の補助セルのフローティングゲートトランジスタの制御
ゲートに接続されている。本発明による装置の好ましい
特徴は、後で詳細に説明する。
しくは、選択トランジスタとフローティングゲートトラ
ンジスタと直列接続された装置によって構成されてい
る。後述するように、順位が〔ｉ−１〕の区域のフロー
ティングゲートトランジスタの制御ゲートは、順位がｉ
の補助セルのフローティングゲートトランジスタの制御
ゲートに接続されている。本発明による装置の好ましい
特徴は、後で詳細に説明する。
【００２０】メモリカード回路及び対応するメモリカー
ドの他に、本発明は、また、カード読取器の制御下での
同期カード内の単位のカウントダウン方法に関するもの
である。本発明による方法は、各々Ｐ個のセルからなる
Ｎ個の区域のマトリクスに組織化された不揮発性メモリ
を含むメモリカードからの残高の単位のカウントダウン
の方法であって、各区域はすぐ下の順位の区域の重みの
Ｐ倍の重みを有する。１単位をカウントダウンするため
には、その方法は、下記の反復プロシージャを実施する
ことからなる。すなわち、区域の順位の大きくなる順番
に従ってメモリを調査することによって第１の消去され
たセルの検索を実施し、このセルをプロクラミングし、
そのセルが最下位の区域に位置しない時、発見したセル
の順位のすぐ下の順位の区域を消去し、反復プログラム
の開始に戻ることからなる。上記の方法は、消去された
セルがプログラムされるのと同時に消去されたセルが位
置する区域に付属する不揮発性補助メモリセルをプログ
ラミングし、次に、すく下位の区域が消去されると同時
に上記補助メモリセルを消去することを含むことを特徴
とする方法である。
ドの他に、本発明は、また、カード読取器の制御下での
同期カード内の単位のカウントダウン方法に関するもの
である。本発明による方法は、各々Ｐ個のセルからなる
Ｎ個の区域のマトリクスに組織化された不揮発性メモリ
を含むメモリカードからの残高の単位のカウントダウン
の方法であって、各区域はすぐ下の順位の区域の重みの
Ｐ倍の重みを有する。１単位をカウントダウンするため
には、その方法は、下記の反復プロシージャを実施する
ことからなる。すなわち、区域の順位の大きくなる順番
に従ってメモリを調査することによって第１の消去され
たセルの検索を実施し、このセルをプロクラミングし、
そのセルが最下位の区域に位置しない時、発見したセル
の順位のすぐ下の順位の区域を消去し、反復プログラム
の開始に戻ることからなる。上記の方法は、消去された
セルがプログラムされるのと同時に消去されたセルが位
置する区域に付属する不揮発性補助メモリセルをプログ
ラミングし、次に、すく下位の区域が消去されると同時
に上記補助メモリセルを消去することを含むことを特徴
とする方法である。
【００２１】この場合、カウントダウンプロトコルは、
メモリカードへの電源がオンになると、カウントダウン
プロシージャの前に、下記の予備段階を実施することが
好ましい。すなわち、補助プログラムセルの検索と、順
位がｉの補助セルがプログラムされた状態である時は、
この順位ｉのセルとすぐ下の順位〔ｉ−１〕の区域の全
てのセルの同時消去を行う。
メモリカードへの電源がオンになると、カウントダウン
プロシージャの前に、下記の予備段階を実施することが
好ましい。すなわち、補助プログラムセルの検索と、順
位がｉの補助セルがプログラムされた状態である時は、
この順位ｉのセルとすぐ下の順位〔ｉ−１〕の区域の全
てのセルの同時消去を行う。
【００２２】反復プロシージャについては、好ましく
は、セル指示カウンタをインクリメントし、マトリクス
の連続したセルの状態を、最下位の区域から開始して消
去されたセルが発見されるまで読み出し、カウンタをイ
ンクリメントすることなしにこのセルをプログラムする
段階を実行し、次に、カウンタによって指定されたセル
が最下位の重みを有する区域に属していない時、カウン
タの状態を変化させずに消去段階を実行し、反復プロシ
ージャを再開始する段階を備える。本発明のその他の特
徴及び利点は、添付図面を参照して行う下記の詳細な説
明から明らかになろう。
は、セル指示カウンタをインクリメントし、マトリクス
の連続したセルの状態を、最下位の区域から開始して消
去されたセルが発見されるまで読み出し、カウンタをイ
ンクリメントすることなしにこのセルをプログラムする
段階を実行し、次に、カウンタによって指定されたセル
が最下位の重みを有する区域に属していない時、カウン
タの状態を変化させずに消去段階を実行し、反復プロシ
ージャを再開始する段階を備える。本発明のその他の特
徴及び利点は、添付図面を参照して行う下記の詳細な説
明から明らかになろう。
【００２３】図１は、残高の単位の各々の重みを示すメ
モリ区域が、各々８個のセルからなる行（Ｐ＝８）で構
成され、そのような行が、重みが大きくなるように３つ
（Ｎ＝３）設けられ、（図面を横長に見た場合に）最下
部の行が重みが最も低い行である実施例のメモリを図示
したものである。好ましくは、各不揮発性メモリセルＣ
（ｉ、ｊ）は、選択トランジスタＴＳとフローティング
ゲートトランジスタＴＧＦを有する。トランジスタは、
（ｉ、ｊ）で特定し、ｉは、（図面を横長に見た場合
の）最下部（重みが軽い）から数え始める番号（順位）
を示し、ｊは、列の番号（順位）を示す。
モリ区域が、各々８個のセルからなる行（Ｐ＝８）で構
成され、そのような行が、重みが大きくなるように３つ
（Ｎ＝３）設けられ、（図面を横長に見た場合に）最下
部の行が重みが最も低い行である実施例のメモリを図示
したものである。好ましくは、各不揮発性メモリセルＣ
（ｉ、ｊ）は、選択トランジスタＴＳとフローティング
ゲートトランジスタＴＧＦを有する。トランジスタは、
（ｉ、ｊ）で特定し、ｉは、（図面を横長に見た場合
の）最下部（重みが軽い）から数え始める番号（順位）
を示し、ｊは、列の番号（順位）を示す。
【００２４】フローティングゲートトランジスタＴＧＦ
は、全てのセルに共通である導体ＡＧ１に接続されたソ
ースを備え、アース化されているかまたはフローティン
グのままである。同じ順位ｉの行の全てのフローティン
グゲートトランジスタのフローティングゲートは、同じ
順位ｉを有する制御トランジスタ（ＴＣ１、ＴＣ２、Ｔ
Ｃ３）のソースに接続されている。この制御トランジス
タＴＣ１、ＴＣ２またはＴＣ３のゲートは、順位ｉのワ
ード線導体によって制御される。例えば、行１では、フ
ローティングゲートトランジスタのゲートは全て、制御
トランジスタＴＣ１のソースに接続されており、その制
御トランジスタのゲートはワード線導体ＷＬ１に接続さ
れている。
は、全てのセルに共通である導体ＡＧ１に接続されたソ
ースを備え、アース化されているかまたはフローティン
グのままである。同じ順位ｉの行の全てのフローティン
グゲートトランジスタのフローティングゲートは、同じ
順位ｉを有する制御トランジスタ（ＴＣ１、ＴＣ２、Ｔ
Ｃ３）のソースに接続されている。この制御トランジス
タＴＣ１、ＴＣ２またはＴＣ３のゲートは、順位ｉのワ
ード線導体によって制御される。例えば、行１では、フ
ローティングゲートトランジスタのゲートは全て、制御
トランジスタＴＣ１のソースに接続されており、その制
御トランジスタのゲートはワード線導体ＷＬ１に接続さ
れている。
【００２５】トランジスタＴＣ１、ＴＣ２、ＴＣ３は、
選択された行（ワード線によって）のフローティングゲ
ートトランジスタのゲートに読み出し電圧、プログラミ
ング電圧または消去電圧を印加するために使用される共
通の導体ＣＧ１に接続されているドレインを有する。セ
ルの選択トランジスタＴＳのソースは、同じセルのフロ
ーティングゲートトランジスタＴＧＦのドレインに接続
されている。同じ順位ｉの行の全ての選択トランジスタ
ＴＳのゲートは、同じ順位を有するワード線に接続され
ている。さらに、選択トランジスタのドレインは、順位
ｊを有するセルについては順位ｊのビット線ＢＬｊに接
続されてる。順位ｊのビット線は、順位ｊの列の全セル
の選択トランジスタのドレインを接続している。ビット
線ＢＬ０、ＢＬ１、・・・ＢＬｊは、マトリクスのセル
の列の選択を可能にする列マルチプレクサＭＵＸの出力
に接続されている。
選択された行（ワード線によって）のフローティングゲ
ートトランジスタのゲートに読み出し電圧、プログラミ
ング電圧または消去電圧を印加するために使用される共
通の導体ＣＧ１に接続されているドレインを有する。セ
ルの選択トランジスタＴＳのソースは、同じセルのフロ
ーティングゲートトランジスタＴＧＦのドレインに接続
されている。同じ順位ｉの行の全ての選択トランジスタ
ＴＳのゲートは、同じ順位を有するワード線に接続され
ている。さらに、選択トランジスタのドレインは、順位
ｊを有するセルについては順位ｊのビット線ＢＬｊに接
続されてる。順位ｊのビット線は、順位ｊの列の全セル
の選択トランジスタのドレインを接続している。ビット
線ＢＬ０、ＢＬ１、・・・ＢＬｊは、マトリクスのセル
の列の選択を可能にする列マルチプレクサＭＵＸの出力
に接続されている。
【００２６】メモリカード読取器によってインクリメン
トまたは零にリセットされるカウンタＣＰＴは、Ｎ行・
Ｐ列のマトリクスの所定のセルＣ（ｉ、ｊ）を指定する
ために使用される。カウンタの重みの重い出力は、Ｎ行
の内の順位ｉの行を選択する。そのｉはカウントが進行
するにつれて大きくなる。重みの軽い出力は、カウント
が進行するにつれて行の内の様々なセルを連続的に指定
するようにマルチプレクサを制御する。従って、カウン
タのインクリメントによって、ｉの値が大きくなる順番
で、そして、各ｉの値でｊの値が大きくなる順番で、メ
モリを走査することができる。
トまたは零にリセットされるカウンタＣＰＴは、Ｎ行・
Ｐ列のマトリクスの所定のセルＣ（ｉ、ｊ）を指定する
ために使用される。カウンタの重みの重い出力は、Ｎ行
の内の順位ｉの行を選択する。そのｉはカウントが進行
するにつれて大きくなる。重みの軽い出力は、カウント
が進行するにつれて行の内の様々なセルを連続的に指定
するようにマルチプレクサを制御する。従って、カウン
タのインクリメントによって、ｉの値が大きくなる順番
で、そして、各ｉの値でｊの値が大きくなる順番で、メ
モリを走査することができる。
【００２７】列マルチプレクサＭＵＸはさらに、読出増
幅器ＳＡに接続されており、読出増幅器は、その出力Ｓ
に、ワード線とビット線とによって指定されたセルの状
態についての情報要素を出力する。この出力Ｓは、カー
ド読取器によってアクセス可能であり、メモリカードと
読取器との間で情報の交換を実施する。また、マルチプ
レクサＭＵＸは、選択されたビット線（カウンタＣＰＴ
の重みの軽い値によって）に、消去用の零電位またはプ
ログラミング用の高電位を印加することができる。これ
らの電位は、書込み回路ＷＲＣから供給される。
幅器ＳＡに接続されており、読出増幅器は、その出力Ｓ
に、ワード線とビット線とによって指定されたセルの状
態についての情報要素を出力する。この出力Ｓは、カー
ド読取器によってアクセス可能であり、メモリカードと
読取器との間で情報の交換を実施する。また、マルチプ
レクサＭＵＸは、選択されたビット線（カウンタＣＰＴ
の重みの軽い値によって）に、消去用の零電位またはプ
ログラミング用の高電位を印加することができる。これ
らの電位は、書込み回路ＷＲＣから供給される。
【００２８】第１の行（ｉ＝１）を除いて、順位ｉの行
には各々補助の不揮発性メモリセルが備えられている。
この補助不揮発性メモリセルは、行２及び３の各々ごと
に設けられた、補助フローティングゲートトランジスタ
ＴＧＦＡ２またはＴＧＦＡ３と、補助選択トランジスタ
ＴＳＡ２またはＴＳＡ３とを備える。さらに、補助制御
トランジスタＴＣＡ２またはＴＣＡ３は、各補助不揮発
性メモリセルごとに設けられている。
には各々補助の不揮発性メモリセルが備えられている。
この補助不揮発性メモリセルは、行２及び３の各々ごと
に設けられた、補助フローティングゲートトランジスタ
ＴＧＦＡ２またはＴＧＦＡ３と、補助選択トランジスタ
ＴＳＡ２またはＴＳＡ３とを備える。さらに、補助制御
トランジスタＴＣＡ２またはＴＣＡ３は、各補助不揮発
性メモリセルごとに設けられている。
【００２９】順位ｉの行の補助フローティングゲートト
ランジスタのゲートは、同じ順位の補助制御トランジス
タのソースに接続されており、補助フローティングゲー
トトランジスタのドレインは、同じ順位の補助選択トラ
ンジスタのソースに接続されている。補助フローティン
グゲートトランジスタのソースは全て、制御導体ＡＧ２
に接続されており、この制御導体Ａ２は導体ＡＧ１と類
似した役割を果たし、すなわち、アースされているかま
たはフローティング状態のままである（しかし、導体Ａ
Ｇ１とは独立している）。
ランジスタのゲートは、同じ順位の補助制御トランジス
タのソースに接続されており、補助フローティングゲー
トトランジスタのドレインは、同じ順位の補助選択トラ
ンジスタのソースに接続されている。補助フローティン
グゲートトランジスタのソースは全て、制御導体ＡＧ２
に接続されており、この制御導体Ａ２は導体ＡＧ１と類
似した役割を果たし、すなわち、アースされているかま
たはフローティング状態のままである（しかし、導体Ａ
Ｇ１とは独立している）。
【００３０】順位ｉの補助選択トランジスタのゲートと
順位ｉの補助制御トランジスタのゲートは、同じ順位ｉ
のワード線導体に接続されている。全ての補助選択トラ
ンジスタの全てのドイレンは、詳細に後述するように補
助メモリセルのためにビット線の役割を果たす共通導体
ＢＬＤＥＣに接続されている。全ての補助制御トランジ
スタのドレインは、導体ＣＧ１と同じ役割を果たすが、
ＣＧ１とは独立して、読出電圧（１〜５Ｖ）、プログラ
ミング電圧（０Ｖのアース電位）または消去電圧（15〜
20Ｖ）にすることができる共通の導体ＣＧ２に接続され
ている。
順位ｉの補助制御トランジスタのゲートは、同じ順位ｉ
のワード線導体に接続されている。全ての補助選択トラ
ンジスタの全てのドイレンは、詳細に後述するように補
助メモリセルのためにビット線の役割を果たす共通導体
ＢＬＤＥＣに接続されている。全ての補助制御トランジ
スタのドレインは、導体ＣＧ１と同じ役割を果たすが、
ＣＧ１とは独立して、読出電圧（１〜５Ｖ）、プログラ
ミング電圧（０Ｖのアース電位）または消去電圧（15〜
20Ｖ）にすることができる共通の導体ＣＧ２に接続され
ている。
【００３１】更に、順位ｉの補助フローティングゲート
トランジスタのゲートは、直ぐ下の順位〔ｉ−１〕の行
の全てのフローティングゲートトランジスタのゲートに
接続されている。従って、トランジスタＴＧＦＡ３のゲ
ートは、第２の行のフローティングゲートトランジスタ
の全てのゲートに接続されている。また、トランジスタ
ＴＧＦＡ２のゲートは、第１の行のフローティングゲー
トトランジスタのゲートに接続されている。
トランジスタのゲートは、直ぐ下の順位〔ｉ−１〕の行
の全てのフローティングゲートトランジスタのゲートに
接続されている。従って、トランジスタＴＧＦＡ３のゲ
ートは、第２の行のフローティングゲートトランジスタ
の全てのゲートに接続されている。また、トランジスタ
ＴＧＦＡ２のゲートは、第１の行のフローティングゲー
トトランジスタのゲートに接続されている。
【００３２】導体ＢＬＤＥＣは、補助の不揮発性セルの
ビット線として作用する。補助セルの状態を読み出すモ
ードでは、これらのセルの状態を集積回路の出力Ｓに転
送することができる。順位ｉの行のプログラミングモー
ドでは、マルチプレクサによって選択されたビット線で
指定されたメモリセルにプロクラミング電圧（20Ｖ）の
レベルを供給するのと同様な方法で且つ同時にプロクラ
ミング電圧（例えば20Ｖ）を供給する。導体ＢＬＦＥＣ
は、読出増幅器ＳＡと書込み回路ＷＲＣに接続されてい
るように示される。
ビット線として作用する。補助セルの状態を読み出すモ
ードでは、これらのセルの状態を集積回路の出力Ｓに転
送することができる。順位ｉの行のプログラミングモー
ドでは、マルチプレクサによって選択されたビット線で
指定されたメモリセルにプロクラミング電圧（20Ｖ）の
レベルを供給するのと同様な方法で且つ同時にプロクラ
ミング電圧（例えば20Ｖ）を供給する。導体ＢＬＦＥＣ
は、読出増幅器ＳＡと書込み回路ＷＲＣに接続されてい
るように示される。
【００３３】図２、図３及び図４は、メモリセルのプロ
グラミング、消去または読出を実施するために様々な導
体に供給されなければらない信号を示したものである。
行ｉと列ｊの交点に位置する、マトリクス内のセルのプ
ログラミングのためには、導体ＣＧ１はアースされ、導
体ＡＧ１はフローティング電位に接続され、指定された
行（ｉ＝１〜Ｎ）のワード線ＷＬｉは例えば20Ｖにさ
れ、順位ｉの制御トランジスタ（ＴＣ１、ＴＣ２または
ＴＣ３）と行ｉのセルの全選択トランジスタを同時に導
通にする。指定されたセルのビット線ＢＬｊは、約20Ｖ
のプログラミング電圧にされる。
グラミング、消去または読出を実施するために様々な導
体に供給されなければらない信号を示したものである。
行ｉと列ｊの交点に位置する、マトリクス内のセルのプ
ログラミングのためには、導体ＣＧ１はアースされ、導
体ＡＧ１はフローティング電位に接続され、指定された
行（ｉ＝１〜Ｎ）のワード線ＷＬｉは例えば20Ｖにさ
れ、順位ｉの制御トランジスタ（ＴＣ１、ＴＣ２または
ＴＣ３）と行ｉのセルの全選択トランジスタを同時に導
通にする。指定されたセルのビット線ＢＬｊは、約20Ｖ
のプログラミング電圧にされる。
【００３４】同様に、行ｉの補助セルのプログラミング
のためには、ＣＧ２がアースされ、ＡＧ２はフローティ
ングにされ、順位ｉの補助選択トランジスタ（ＴＳＡ２
またはＴＳＡ３）がオンにされ、更に、同じ順位の補助
制御トランジスタ（ＴＣＡ２またはＴＣＡ３）もオンに
される。マトリクスの行ｉのセルのプロクラミングが同
じ行の補助セルのプログラミングと同時に実施されなけ
ればならないので、対応するタイミング図を、図２に一
緒に示した。マトリクスの順位〔ｉ−１〕の行を消去す
るために、本発明の特徴は、（従来の方法とは異なり）
導体ＣＧ１（消去すべきワードの順位〔ｉ−１〕のワー
ド線によって指定されて20Ｖにされていなけれはならな
い) は使用されないことである。
のためには、ＣＧ２がアースされ、ＡＧ２はフローティ
ングにされ、順位ｉの補助選択トランジスタ（ＴＳＡ２
またはＴＳＡ３）がオンにされ、更に、同じ順位の補助
制御トランジスタ（ＴＣＡ２またはＴＣＡ３）もオンに
される。マトリクスの行ｉのセルのプロクラミングが同
じ行の補助セルのプログラミングと同時に実施されなけ
ればならないので、対応するタイミング図を、図２に一
緒に示した。マトリクスの順位〔ｉ−１〕の行を消去す
るために、本発明の特徴は、（従来の方法とは異なり）
導体ＣＧ１（消去すべきワードの順位〔ｉ−１〕のワー
ド線によって指定されて20Ｖにされていなけれはならな
い) は使用されないことである。
【００３５】ここでは、行ｉは、人工的に選択され、一
方、行〔ｉ−１〕を消去しようとする。20Ｖにされるの
は導体ＣＧ２であり、導体ＣＧ１ではない。導体ＣＧ１
はアースされるまたはフローティングである。これは、
消去に対して選択した順位ｉの行を保護する。順位ｉの
ワード線は、この順位ｉの行の制御トランジスタを導通
にする電位にされる。行〔ｉ−１〕の制御トランジスタ
はオフのままであり、従って、この行〔ｉ−１〕のフロ
ーティングゲートトランジスタのゲートがアースされる
ことを防ぐ。しかしながら、一方、これらのゲートは、
行ｉの補助制御トランジスタのソースに現れる電圧を受
ける。この行ｉの補助制御トランジスタは、選択された
順位ｉのワード線によって制御されているので導通であ
る。ＣＧ２は、20Ｖの消去電圧である。従って、この電
圧は、また行ｉの補助フローティングゲートトランジス
タのゲートで受けられるのと同時に、行〔ｉ−１〕の全
フローティングゲートトランジスタのゲートで印加され
る。導体ＡＧ１及び導体ＡＧ２は、アースされる。従っ
て、これらのフローティングゲートトランジスタは全て
消去される。
方、行〔ｉ−１〕を消去しようとする。20Ｖにされるの
は導体ＣＧ２であり、導体ＣＧ１ではない。導体ＣＧ１
はアースされるまたはフローティングである。これは、
消去に対して選択した順位ｉの行を保護する。順位ｉの
ワード線は、この順位ｉの行の制御トランジスタを導通
にする電位にされる。行〔ｉ−１〕の制御トランジスタ
はオフのままであり、従って、この行〔ｉ−１〕のフロ
ーティングゲートトランジスタのゲートがアースされる
ことを防ぐ。しかしながら、一方、これらのゲートは、
行ｉの補助制御トランジスタのソースに現れる電圧を受
ける。この行ｉの補助制御トランジスタは、選択された
順位ｉのワード線によって制御されているので導通であ
る。ＣＧ２は、20Ｖの消去電圧である。従って、この電
圧は、また行ｉの補助フローティングゲートトランジス
タのゲートで受けられるのと同時に、行〔ｉ−１〕の全
フローティングゲートトランジスタのゲートで印加され
る。導体ＡＧ１及び導体ＡＧ２は、アースされる。従っ
て、これらのフローティングゲートトランジスタは全て
消去される。
【００３６】図３は、行〔ｉ−１〕のセルと順位ｉの補
助セルを消去するためのプロシージャの要約図である。
この消去プロシージャの間、マトリクスの全ビット線が
アースされるので、補助ビット線ＢＬＤＥＣがアースさ
れるのが分かるであろう。読出では、アースに接続され
たマトリクスのセルの状態の読出（この時、ＡＧ１はア
ースに接続されているか、またはフローティング状態の
ままである）と、または、反対に、補助セルの状態（こ
の時、ＡＧ２はアースに接続されているかまたはフロー
ティングのままである）の読出との間で、選択が行わな
ければならない。順位ｉのワード線の導体は、順位ｉの
選択トランジスタおよび制御トランジスタを導通にする
電位にされる。導体ＣＧ１は、約１〜５Ｖの読出電位、
例えば、２Ｖにされる。ＡＧ１がアースに接続されてい
る時、その時出力Ｓに転送されるのは、ワード線及び列
マルチプレクサによって指定される行ｉ、順位ｊのセル
の状態である。反対に、ＡＧ２がアースに接続されてい
る時には、その時、出力に転送される順位ｉの補助セル
の状態である。図４は、読出動作のために使用される信
号の概略図である。
助セルを消去するためのプロシージャの要約図である。
この消去プロシージャの間、マトリクスの全ビット線が
アースされるので、補助ビット線ＢＬＤＥＣがアースさ
れるのが分かるであろう。読出では、アースに接続され
たマトリクスのセルの状態の読出（この時、ＡＧ１はア
ースに接続されているか、またはフローティング状態の
ままである）と、または、反対に、補助セルの状態（こ
の時、ＡＧ２はアースに接続されているかまたはフロー
ティングのままである）の読出との間で、選択が行わな
ければならない。順位ｉのワード線の導体は、順位ｉの
選択トランジスタおよび制御トランジスタを導通にする
電位にされる。導体ＣＧ１は、約１〜５Ｖの読出電位、
例えば、２Ｖにされる。ＡＧ１がアースに接続されてい
る時、その時出力Ｓに転送されるのは、ワード線及び列
マルチプレクサによって指定される行ｉ、順位ｊのセル
の状態である。反対に、ＡＧ２がアースに接続されてい
る時には、その時、出力に転送される順位ｉの補助セル
の状態である。図４は、読出動作のために使用される信
号の概略図である。
【００３７】集積回路は、メモリに記憶された単位のカ
ウントダウンを管理する標準機能を有するカード読出器
の制御下で、下記のように動作する。カード読取器は、
標準的には、下記の命令を実行することができる。 ・初期化、 ・１つの行内のセルを順番に、そして連続した行を１か
らＮへ順番に、連続してメモリセルを指定するようにメ
モリを走査するようにアドレスカウンタＣＰＴのインク
リメント、 ・指定されたセルの読出、 ・アドレスカウンタによって指定されたセルのプロクラ
ミング、 ・アドレスカウンタの最も重い重み出力によって指定さ
れた行全体の消去。
ウントダウンを管理する標準機能を有するカード読出器
の制御下で、下記のように動作する。カード読取器は、
標準的には、下記の命令を実行することができる。 ・初期化、 ・１つの行内のセルを順番に、そして連続した行を１か
らＮへ順番に、連続してメモリセルを指定するようにメ
モリを走査するようにアドレスカウンタＣＰＴのインク
リメント、 ・指定されたセルの読出、 ・アドレスカウンタによって指定されたセルのプロクラ
ミング、 ・アドレスカウンタの最も重い重み出力によって指定さ
れた行全体の消去。
【００３８】また、本発明を実施するために、読取器
は、アドレスカウンタの重い重み出力によって指定され
た行の補助メモリセルの読出専用命令を出力することが
できなければならない。この命令は、マトリクスのメモ
リセルの読出の命令とは異なる。実際、図４を参照して
下記に説明するように、異なる電位に対応する。メモリ
カードを挿入すると、読取器は、最初、補助セルの状態
を確認するためのプロシージャを実施する。このため、
カウンタを初期化して、カウンタをインクリメントし、
カウンタの各々重い重み出力のインクリメントの後、す
なわち、新しい順位ｉのたびに、メモリの補助セルの読
出を実施する。毎回出力される読出命令は、導体ＡＧ１
ではなく、導体ＡＧ２をアースに接続する。
は、アドレスカウンタの重い重み出力によって指定され
た行の補助メモリセルの読出専用命令を出力することが
できなければならない。この命令は、マトリクスのメモ
リセルの読出の命令とは異なる。実際、図４を参照して
下記に説明するように、異なる電位に対応する。メモリ
カードを挿入すると、読取器は、最初、補助セルの状態
を確認するためのプロシージャを実施する。このため、
カウンタを初期化して、カウンタをインクリメントし、
カウンタの各々重い重み出力のインクリメントの後、す
なわち、新しい順位ｉのたびに、メモリの補助セルの読
出を実施する。毎回出力される読出命令は、導体ＡＧ１
ではなく、導体ＡＧ２をアースに接続する。
【００３９】一般的に、全ての補助セルは消去状態であ
る。なぜならば、補助セルの１つがプログラムされてい
る時、これは、カウントダウン相で異常な中断があった
からである。以下の説明では、プログラムされた補助セ
ルが検出された場合を参照する確認プロシージャについ
て戻る。確認プロシージャの後、読取器は、１単位カウ
ントダウンプロシージャを実行することができる。これ
は、アドレスカウンタの再初期化と、第１の行（最も軽
い重み）から始めて、１行ずつメモリを走査して、最初
の消去されたセルを探す検索とから開始される反復プロ
シージャである。このため、読出及びインクリメントの
交互の動作を連続して実施する。従って、マトリクスの
セルの読み出し動作である。従って、毎回、０にセット
されるのは導体ＡＧ１であり、ＡＧ２ではない。
る。なぜならば、補助セルの１つがプログラムされてい
る時、これは、カウントダウン相で異常な中断があった
からである。以下の説明では、プログラムされた補助セ
ルが検出された場合を参照する確認プロシージャについ
て戻る。確認プロシージャの後、読取器は、１単位カウ
ントダウンプロシージャを実行することができる。これ
は、アドレスカウンタの再初期化と、第１の行（最も軽
い重み）から始めて、１行ずつメモリを走査して、最初
の消去されたセルを探す検索とから開始される反復プロ
シージャである。このため、読出及びインクリメントの
交互の動作を連続して実施する。従って、マトリクスの
セルの読み出し動作である。従って、毎回、０にセット
されるのは導体ＡＧ１であり、ＡＧ２ではない。
【００４０】消去されたセル（順位ｉ、ｊのセル）が見
つかると、アドレスカウンタは停止したままとなり、カ
ード読取器はカウンタの状態を変更することなく、指定
されたセルのプログラミング段階、続いて、行の消去段
階を含むシーケンスを実行する。しかしながら、プロシ
ージャは、指定されたセルが第１の行に属する時、消去
段階の前に停止する。他の行に属する時は、行消去を実
施して、反復プロシージャを再開始する。
つかると、アドレスカウンタは停止したままとなり、カ
ード読取器はカウンタの状態を変更することなく、指定
されたセルのプログラミング段階、続いて、行の消去段
階を含むシーケンスを実行する。しかしながら、プロシ
ージャは、指定されたセルが第１の行に属する時、消去
段階の前に停止する。他の行に属する時は、行消去を実
施して、反復プロシージャを再開始する。
【００４１】上記のように、プロクラミング命令は、以
下の電位、すなわち、ＢＬｊ＝20Ｖ、ＣＧ１＝ＣＦＧ２
＝０Ｖ、ＡＧ１及びＡＧ２はフローティング、ＢＬＤＥ
Ｃ＝20Ｖ、ＷＬｉ＝20Ｖを与える。これは、順位ｉ、ｊ
のセルと順位ｉの補助セルの両方をプログラムする。２
つの可能性がある。１つは、カウンタが第１の行（ｉ＝
１）を指定し、１単位カウントダウンプロシージャが終
了する。もう１つは、他の行（ｉ＞１）を指定し、プロ
シージャは行消去命令を続けて実行しなければならな
い。
下の電位、すなわち、ＢＬｊ＝20Ｖ、ＣＧ１＝ＣＦＧ２
＝０Ｖ、ＡＧ１及びＡＧ２はフローティング、ＢＬＤＥ
Ｃ＝20Ｖ、ＷＬｉ＝20Ｖを与える。これは、順位ｉ、ｊ
のセルと順位ｉの補助セルの両方をプログラムする。２
つの可能性がある。１つは、カウンタが第１の行（ｉ＝
１）を指定し、１単位カウントダウンプロシージャが終
了する。もう１つは、他の行（ｉ＞１）を指定し、プロ
シージャは行消去命令を続けて実行しなければならな
い。
【００４２】次に、カウンタの状態を変更をすることな
く、消去命令が実施される。これによって、指定された
行ｉの消去ではなく、上記に説明したように、行〔ｉ−
１〕の全てのセルと順位ｉの補助セルの同時消去を実施
する。実際、消去命令は、同時に以下の電位、ＣＧ１＝
０、ＣＧ２＝20Ｖ、ＷＬｉ＝20Ｖ、ＢＬ１＝ＢＬ２＝・
・・＝ＢＬＤＥＣ＝０、ＡＧ１＝ＡＧ２＝０を与える。
次に、カウントダウンプロシージャが再開始される。す
なわち、カウンタを再初期化し、メモリを走査して、最
初の消去されたセルを見つける。カウントダウンプロシ
ージャは、最初に見つかった消去されたセルが本当に第
１の行にあるようになるまで反復して実施される。この
セルは、プログラムされ、反復プロシージャは終了す
る。
く、消去命令が実施される。これによって、指定された
行ｉの消去ではなく、上記に説明したように、行〔ｉ−
１〕の全てのセルと順位ｉの補助セルの同時消去を実施
する。実際、消去命令は、同時に以下の電位、ＣＧ１＝
０、ＣＧ２＝20Ｖ、ＷＬｉ＝20Ｖ、ＢＬ１＝ＢＬ２＝・
・・＝ＢＬＤＥＣ＝０、ＡＧ１＝ＡＧ２＝０を与える。
次に、カウントダウンプロシージャが再開始される。す
なわち、カウンタを再初期化し、メモリを走査して、最
初の消去されたセルを見つける。カウントダウンプロシ
ージャは、最初に見つかった消去されたセルが本当に第
１の行にあるようになるまで反復して実施される。この
セルは、プログラムされ、反復プロシージャは終了す
る。
【００４３】メモリカードが給電されている時、読取器
によって実施される初期の確認がプログラム状態の順位
ｉの補助セルの存在を示すものと仮定すると、読取器
は、カウントダウンプロシージャを実施する前に、順位
〔ｉ−１〕の行の消去の動作をトリガしなければならな
い。カウンタは、この行ｉを示す位置に停止したままで
ある。上記のように、消去命令は、カウンタの状態を変
更することなく実施され、それによって、行ｉではな
く、行〔ｉ−１〕の消去と順位ｉの補助セルの同時消去
が実施される。これによって、メモリを、反復プロシー
ジャが異常に中断されることがなかった時有するべきで
あったカウント値に戻るようにする。この時、上記の反
復プロシージャを実行することが可能である。
によって実施される初期の確認がプログラム状態の順位
ｉの補助セルの存在を示すものと仮定すると、読取器
は、カウントダウンプロシージャを実施する前に、順位
〔ｉ−１〕の行の消去の動作をトリガしなければならな
い。カウンタは、この行ｉを示す位置に停止したままで
ある。上記のように、消去命令は、カウンタの状態を変
更することなく実施され、それによって、行ｉではな
く、行〔ｉ−１〕の消去と順位ｉの補助セルの同時消去
が実施される。これによって、メモリを、反復プロシー
ジャが異常に中断されることがなかった時有するべきで
あったカウント値に戻るようにする。この時、上記の反
復プロシージャを実行することが可能である。
【００４４】実際、読出器による補助セルの読出はな
い。これは、本発明の装置が備えていない現存する装置
との両立性の問題のためである。この場合、メモリセル
及び補助セルの読出は、各外部読出命令に対して実行さ
れる。図４に図示した信号のクロックのタイミングは、
各クロックパルスのたびに実行される。この読出の結果
は、次に、２つの異なるレジスタに記憶され、これらの
レジスタの１つはメモリセルの状態を示し、もう１つの
レジスタは補助セルの状態を示す。読取器は、メモリセ
ルの状態だけを読み出すことができる（回路のテスト中
を除いて）。その時、不揮発性補助セルを検出するプロ
シージャは下記の通りである。 １．電源をオンにする ２．カウンタの第１の行までメモリを読み出す。 ３．当該行の消去の命令を実行する。電流のカットが問
題が起きたならば、その時対応する補助セルは０にな
る。この場合、回路は、次の行を消去することができる
（ＣＧ２＝20Ｖ、ＣＧ１＝０またはフローティング、Ａ
Ｇ１＝ＡＧ２＝０でそろばんの消去）。そうでない時
は、何も変化しない。 ４．カウンタの行のインクリメント。 この操作が最後の行まで続けられる。
い。これは、本発明の装置が備えていない現存する装置
との両立性の問題のためである。この場合、メモリセル
及び補助セルの読出は、各外部読出命令に対して実行さ
れる。図４に図示した信号のクロックのタイミングは、
各クロックパルスのたびに実行される。この読出の結果
は、次に、２つの異なるレジスタに記憶され、これらの
レジスタの１つはメモリセルの状態を示し、もう１つの
レジスタは補助セルの状態を示す。読取器は、メモリセ
ルの状態だけを読み出すことができる（回路のテスト中
を除いて）。その時、不揮発性補助セルを検出するプロ
シージャは下記の通りである。 １．電源をオンにする ２．カウンタの第１の行までメモリを読み出す。 ３．当該行の消去の命令を実行する。電流のカットが問
題が起きたならば、その時対応する補助セルは０にな
る。この場合、回路は、次の行を消去することができる
（ＣＧ２＝20Ｖ、ＣＧ１＝０またはフローティング、Ａ
Ｇ１＝ＡＧ２＝０でそろばんの消去）。そうでない時
は、何も変化しない。 ４．カウンタの行のインクリメント。 この操作が最後の行まで続けられる。
【００４５】このプロシージャでは、回路は、読取器に
行番号を指定しないで適切に消去されなかった行を消去
することができる。読取器が問題となる特定の行を確認
することができるは、この消去が実施された後のみであ
る。ある回路では、消去命令はプログラミング命令の後
にだけ実行することができる。この場合、電源がオンに
なると、読取器は消去を実施するために、カウンタの各
行のプログラムされたセル（０にプログラムする）に位
置されなければならない。従って、カウンタのほかのビ
ットを「０」にはプログラムしない。行が０を全く有し
ていないならば、読取器は消去を実行しない。これは、
必ずしも電流カットの問題がないので、不必要である。
行番号を指定しないで適切に消去されなかった行を消去
することができる。読取器が問題となる特定の行を確認
することができるは、この消去が実施された後のみであ
る。ある回路では、消去命令はプログラミング命令の後
にだけ実行することができる。この場合、電源がオンに
なると、読取器は消去を実施するために、カウンタの各
行のプログラムされたセル（０にプログラムする）に位
置されなければならない。従って、カウンタのほかのビ
ットを「０」にはプログラムしない。行が０を全く有し
ていないならば、読取器は消去を実行しない。これは、
必ずしも電流カットの問題がないので、不必要である。
【図１】 本発明によるメモリを図示している。
【図２】 メモリセルのプログラミング動作中に印加さ
れる電位のグラフである。
れる電位のグラフである。
【図３】 行消去動作中に印加される電位のグラフであ
る。
る。
【図４】 マトリクスのセルと補助セルの読出段階の間
の電位のグラフである。
の電位のグラフである。
Ｃ（ｉ、ｊ） メモリセル ＣＰＴ カウンタ ＴＳ 選択トランジスタ ＴＧＦ フローティングゲートトランジスタ ＴＣ１〜ＴＣ３ 制御トランジスタ ＴＧＦＡ２、ＴＧＦＡ３ 補助フローティングゲートト
ランジスタ ＴＳＡ２、ＴＳＡ３ 補助選択トランジスタ ＴＣＡ２、ＴＣＡ３ 補助制御トランジスタ ＡＧ１、ＡＧ２ 制御導体 ＣＧ１ 共通導体 ＷＬｉ ワード線 ＢＬｊ ビット線
ランジスタ ＴＳＡ２、ＴＳＡ３ 補助選択トランジスタ ＴＣＡ２、ＴＣＡ３ 補助制御トランジスタ ＡＧ１、ＡＧ２ 制御導体 ＣＧ１ 共通導体 ＷＬｉ ワード線 ＢＬｊ ビット線
Claims (11)
- 【請求項１】 メモリ内の順位ｉ、ｊ（ｉは区域の順位
を示し、ｊは区域内のセルの順位を示す）のセルを選択
的にプログラミングする手段と、選択した区域の全ての
セルを選択的に消去する手段とを備える、各々Ｐ個のセ
ルからなるＮ個の区域を有するマトリクスに組織化され
た不揮発性メモリを備えるメモリカードのための集積回
路であって、順位ｉの区域ごとに、順位ｉの区域内のい
ずれかのセルと同時にプログラムされ、順位〔ｉ−１〕
の区域のセルと同時に消去される不揮発性補助メモリセ
ルを１つだけ備えることを特徴とする集積回路。 - 【請求項２】 その重みの重い値は順位ｉの区域を選択
するために使用され、重みの軽い値は選択された区域内
の順位ｊのセルを選択するために使用されるセルアドレ
スデコーダを更に備え、そのセルアドレスデコーダの重
みの重い出力によって制御される回路が設けられ、順位
ｉの区域が選択されると順位ｉの区域内の１つのセルと
順位ｉの補助セルをプログラミングする電圧をこれらの
セルに印加することができ、また行ｉが選択された時、
順位〔ｉ−１〕（ｉ＞１）の区域のセルを消去する電位
と順位ｉの補助セルを消去する電圧を印加することがで
きることを特徴とする請求項１に記載の集積回路。 - 【請求項３】 マトリクスの不揮発性メモリセルと補助
セルは、各々、選択トランジスタとフローティングゲー
トトランジスタを備え、マトリクスの順位〔ｉ−１〕の
区域のセルのフローティングゲートトランジスタの制御
ゲートは、区域ｉの補助セルのフローティングゲートト
ランジスタの制御ゲートに接続されており、マトリクス
のフローティングゲートトランジスタのソースは第１の
共通導体に接続されており、補助フローティングゲート
トランジスタのソースは第１の導体とは別個の第２の共
通導体に接続されていることを特徴とする請求項１また
は２に記載の集積回路。 - 【請求項４】 上記の順位ｉの区域のフローティングゲ
ートトランジスタの制御ゲートは、順位ｉのセルに読出
電圧、消去電圧またはプログラミング電圧を印加するこ
とができる第３の共通導体に、順位ｉの制御トランジス
タを介して接続されており、上記の順位ｉの補助フロー
ティングゲートトランジスタの制御ゲートは、上記順位
ｉの補助セルに読出電圧、プログラミング電圧または消
去電圧を印加することができる第４の共通導体に接続さ
れていることを特徴とする請求項３に記載の集積回路。 - 【請求項５】 上記の順位ｉの制御トランジスタと順位
ｉの補助制御トランジスタは、順位ｉのワード線によっ
て制御されることを特徴とする請求項４に記載の集積回
路。 - 【請求項６】 マトリクスの順位ｉの区域に対応する選
択トランジスタは、順位ｉのワード線によって制御され
て、順位ｊの１つの同じビット線に同じ順位ｊのフロー
ティングゲートトランジスタのドレインを接続し、順位
ｉの補助セルの選択トランジスタは順位ｉのワード線に
よって制御されて、この補助セルのフローティングゲー
トトランジスタを、全ての補助セルに共通な補助ビット
線に接続し、この補助ビット線には、プログラミングモ
ードまたは消去モードにおいて、マトリクス内のプログ
ラムまたは消去されるべきセルに対応するビット線に印
加される電位と同じ電位が印加されることを特徴とする
請求項３〜５のいずれか１項に記載の集積回路。 - 【請求項７】 上記補助ビット線は、補助セルの状態を
読み出すために回路の出力に接続されていることを特徴
とする請求項６に記載の集積回路。 - 【請求項８】 各々Ｐ個のセルからなるＮ個の区域を有
するマトリクスに組織化された不揮発性メモリを含み、
各区域はすぐ下の順位の区域の重みのＰ倍の重みを有し
ている、メモリカードにおいて、１単位をカウントダウ
ンするために、区域の順位の大きくなる順番に従ってメ
モリを走査して最初の消去されているセルの検索を実施
し、その発見した消去されているセルをプログラミング
し、当該セルが最下位の区域に位置しない時、発見した
セルの順位のすぐ下の順位の区域を消去して、プログラ
ムの開始に戻る反復プログラムを実施して、残高の単位
をカウントダウンする方法であって、この方法は、消去
されているセルと同時にその消去されているセルが位置
する区域に付属する不揮発性補助メモリセルをプログラ
ミングし、それに続いて、すぐ下位の区域が消去される
と同時にこの補助セルを消去する動作を含むことを特徴
とする方法。 - 【請求項９】 メモリカードへの電源がオンにされる
と、カウントダウンプロシージャの前に、プログラムさ
れている補助セルの検索及びこのセルのすぐ下位の区域
の同時消去を実行することを特徴とする請求項８に記載
の方法。 - 【請求項10】 上記メモリカードは、マトリクスのセル
のアドレスカウンタを備え、上記反復プロシージャは、
消去されているセルが見つかるまで、上記アドレスカウ
ンタをインクリメントして、指定されたセルの状態を読
出し、上記アドレスカウンタをインクリメントせずに指
定されたセルをプログラムし、そのとき、上記アドレス
カウンタによって指定されたセルが重みの最も軽い区域
に属していない時は、上記アドレスカウンタの状態を変
化させずに消去を実行し、上記反復プロシージャを再開
する段階を備えることを特徴とする請求項８または９に
記載の方法。 - 【請求項11】 請求項１〜７の１つに記載の集積回路を
使用するメモリカード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9303836 | 1993-04-01 | ||
| FR9303836A FR2703501B1 (fr) | 1993-04-01 | 1993-04-01 | Circuit intégré pour carte à mémoire et procédé de décomptage d'unités dans une carte à mémoire. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0714395A true JPH0714395A (ja) | 1995-01-17 |
| JP3613688B2 JP3613688B2 (ja) | 2005-01-26 |
Family
ID=9445636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08778394A Expired - Fee Related JP3613688B2 (ja) | 1993-04-01 | 1994-04-01 | メモリカードのための集積回路とメモリカード内の単位のカウントダウン方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5473564A (ja) |
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| JP (1) | JP3613688B2 (ja) |
| DE (1) | DE69401291T2 (ja) |
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| FR (1) | FR2703501B1 (ja) |
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| US5640344A (en) * | 1995-07-25 | 1997-06-17 | Btr, Inc. | Programmable non-volatile bidirectional switch for programmable logic |
| FR2739706B1 (fr) * | 1995-10-09 | 1997-11-21 | Inside Technologies | Perfectionnements aux cartes a memoire |
| FR2739737B1 (fr) * | 1995-10-09 | 1997-11-21 | Inside Technologies | Perfectionnements aux cartes a memoire |
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| GB2321738A (en) * | 1997-01-30 | 1998-08-05 | Motorola Inc | Circuit and method of erasing a byte in a non-volatile memory |
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| US5801991A (en) * | 1997-03-31 | 1998-09-01 | Intel Corporation | Deselected word line that floats during MLC programming of a flash memory |
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| US5892704A (en) * | 1998-03-31 | 1999-04-06 | International Business Machines Corporation | Wordline amplifier |
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| WO2001039144A1 (de) | 1999-11-29 | 2001-05-31 | Infineon Technologies Ag | Verfahren und anordnung zum betreiben eines mehrstufigen zählers in einer zählrichtung |
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